1. 引言：什么是相位噪声？为什么重要？
做PLL设计的人，迟早会撞上「相位噪声」这个坎。很多新手问我：相位噪声到底是个什么东西？我能不能直接忽略它？嗯，我当年刚入行时也这么想过——结果被教训得不轻。
本质上，相位噪声就是频率源在理想频率附近的「不干净」。你想象一下：理想的正弦波信号，频谱上只有一根纯粹的谱线。可现实中的振荡器，总会有各种噪声源导致相位随机抖动，于是频谱上那根谱线就「变胖」了，旁边冒出一堆杂乱的边带能量。这些边带能量，就是相位噪声。
1.1 时域和频域的两副面孔
相位噪声有两种理解方式。时域里，它表现为信号的过零点在时间轴上随机摆动；频域里，它展现为载波两侧的连续噪声谱。我个人习惯先看频域，因为测量方便，也比时域抖动更容易跟系统指标挂钩。
公式很简单：L(fm) = 10 log (PSSB / Pcarrier)。但真正重要的是理解它的物理含义——说白了，就是告诉你「在距离载波多远的频率上，噪声有多高」。
1.2 为什么相位噪声如此重要？
你可能觉得不就是一点边带嘛，有什么关系？我在两个项目中吃过它的亏，一次是锁相环给混频器做本振，结果接收机灵敏度掉了5 dB；另一次是给高速ADC做采样时钟，眼图直接糊成一团。
这里我列出相位噪声影响系统的几个主要场景：
- 接收机阻塞与倒易混频：强干扰信号带着本振的相位噪声，会把自己混频到中频带内，淹没弱信号。你想想看，明明有-120 dBm的小信号，就因为本振噪声高，硬是解不出来。
- 调制信号EVM恶化：OFDM或QAM这类高阶调制，相位噪声会引发星座图旋转，直接拉高误差矢量幅度。我曾帮一个团队调过802.11ac的PLL，相位噪声差3 dB，EVM就多出2%。
- 数字通信误码率上升：抖动过大导致判决错误，尤其在高频段、低信噪比时更明显。
- 雷达和频率合成器：相位噪声限制测距分辨率、多普勒探测能力。
1.3 相位噪声与抖动的关系
如果你把相位噪声曲线对频率积分，就能得到RMS抖动。用公式表示就是：
σ² = (1 / (2π fc)²) · ∫ L(f) df (从f1到f2积分)这个转换在时钟和SerDes设计中很常用。但我得提醒你：积分频段的选择非常关键。同样是10 ps的抖动，如果主要来自近端相噪（10 kHz以内），它的影响和来自远端相噪（10 MHz以上）完全不同。前者影响载波跟踪，后者影响采样时刻的短期抖动。
| 系统类型 | 最敏感偏移频率 | 典型要求 (@1 MHz) |
|---|---|---|
| 4G LTE 基站 | 100 kHz ~ 1 MHz | ≤ -150 dBc/Hz |
| WLAN 802.11ac | 100 kHz ~ 10 MHz | ≤ -135 dBc/Hz |
| 雷达本振 | 10 kHz ~ 1 MHz | ≤ -160 dBc/Hz |
| 高速ADC时钟 (1 GHz) | 100 kHz ~ 10 MHz | ≤ -150 dBc/Hz |
看到这个表你应该能明白：不同应用对相位噪声的要求差别很大。你不可能用一个通用PLL去满足所有场景，必须针对偏移频率做优化。
1.4 为什么PLL设计者必须懂相位噪声？
很简单，因为PLL是产生高质量频率源的核心。PLL里的每一个噪声源——鉴相器、电荷泵、VCO、环路滤波器、分频器——都会贡献相位噪声。而且这些噪声经过环路滤波后，会形成独特的「驼峰」形状。如果你不懂相噪机制，你根本不知道从哪里下手去优化。
举个例子。我记得有一次做2.4 GHz PLL，测出来相噪曲线在200 kHz处有一个鼓包，比目标值高了8 dB。我花了三天排查，最后发现是电荷泵死区设置太窄，加上鉴相器噪声被环路滤波器放大导致的。换了个死区补偿结构，鼓包立刻消掉。这个案例让我养成一个习惯：每次调试PLL，先看相噪曲线形状，判断是哪个模块的贡献。
好了，这一章我们理清了相位噪声的概念、重要性和它与抖动的关系。接下来的章节会深入每个噪声源的具体模型，以及如何在PLL系统里做仿真和分配。我这里先画一张框架图，帮你建立整体的知识脉络。