1. 引言：高速串行链路中的信号完整性问题归纳总结
做高速数字设计的朋友都知道，现在的数据速率动辄几十 Gbps，传统的数字设计思维已经不管用了。记得我 2016 年做 28 Gbps SerDes 项目时，一开始天真地认为只要发送端把波形调好，接收端就能正确采样。结果调试板子的时候眼图完全闭合，误码率高达 10⁻³。后来才意识到，信道本身已经成了系统瓶颈。
这一章我们先梳理高速串行链路里常见的信号完整性问题。说白了，你只有清楚敌人是谁，才能选择合适的武器——后面几章讲的 CTLE 和 DFE，就是针对这些问题的核心武器。
1.1 为什么信号完整性越来越难？
信号完整性问题从来不是新概念，但速率每翻一倍，问题就放大一轮。举个直观的例子：10 Gbps 时一个 bit 的持续时间为 100 ps，而到了 56 Gbps 只有 17.8 ps。这么短的 UI（单位间隔），PCB 走线上的任何一个过孔、一段阻抗突变，甚至走线拐角的容性负载，都会造成不可忽略的反射。信道损耗更是随着频率升高呈指数级增长。
我个人习惯把高速链路比作一根生锈的水管——水压（信号幅度）在出口处损失大半，而且水流变得紊乱（抖动）。接收端的均衡器就像是一个水泵，负责把信号恢复出来。
1.2 信道损耗——最大的敌人
信道损耗主要来源于两个方面：趋肤效应和介质损耗。趋肤效应让高频电流只集中在导体表面，等效阻抗增大；介质损耗则是板材本身的极性分子随电场摆动，消耗能量。两者加起来，信道衰减随频率差不多是根号 f 加线性 f 的关系：
α(f) = k₁·√f + k₂·fk₁ 和 k₂ 分别由导体材料和介质决定。我在项目中遇到过一块 FR4 板材，10 英寸走线在 14 GHz 处损耗接近 20 dB。20 dB 是什么概念？信号幅度变成了原来的十分之一。接收端的灵敏度和噪声裕量都极为紧张。这时候没有 CTLE 进行高频补偿，眼图基本就是一团浆糊。
1.3 阻抗不连续与反射
反射的本质是传输线上的阻抗突变。过孔、连接器、封装球栅、甚至走线的直角拐弯，都会造成局部阻抗变化。当信号遇到阻抗不连续，一部分能量被反射回来，叠加到后续信号上。反射产生的 ISI（码间串扰）特别难处理，因为它是确定性的，却跟比特序列相关。
举个简单的计算：假设某段走线阻抗 50 Ω，过孔局部阻抗变成 35 Ω，反射系数 Γ = (35-50)/(35+50) ≈ -0.176。反射的幅度虽然不大，但多次反射累加起来，在高速下足以让眼高降低 30%。接收端 DFE 可以抵消一部分 ISI，但反射造成的振铃会消耗 DFE 的抽头资源。
如何避坑？我在项目中养成了一个习惯——在仿真阶段就对所有过孔做 3D 全波提取，并把 S 参数导入通道仿真。很多年轻工程师只用 IBIS-AMI 的简单模型，结果板子回来反射超标，只能靠增加 CTLE 的 boost 硬抗，但 boost 过大会放大噪声。
1.4 串扰——来自邻居的干扰
串扰分为近端串扰（NEXT）和远端串扰（FEXT）。NEXT 主要是容性耦合和感性耦合不平衡导致；FEXT 则与走线长度和耦合长度有关。在差分信号中，串扰通常比单端好很多，但在极高密度布局下（比如背板连接器区域），差分线之间的串扰也不容忽视。
我曾经调试过一个 56 Gbps PAM4 链路，误码率一直下不去。检查了半天发现是一根相邻通道的时钟线串扰到了数据线上。时钟的基频和三次谐波刚好落在数据频带内，导致接收端出现大面积的 ISI 图案。
要记住：串扰是加性噪声，均衡器对它的抑制能力很有限。CTLE 可以提升高频增益，但同样也会放大串扰噪声。DFE 本质上是对过去符号的反馈，对串扰这种不相关的干扰作用不大。所以，布局布线才是第一道防线。
1.5 抖动——时间域上的信号完整性问题
抖动是本次课程的核心话题之一，这里先做个分类梳理。抖动分为随机抖动（RJ）和确定性抖动（DJ）。DJ 下面又包括 ISI 抖动、占空比失真抖动（DCD）、周期性抖动（PJ）等。我把常见的抖动成分整理成表格，方便大家对照：
| 抖动类型 | 来源 | 特点 | 对均衡的影响 |
|---|---|---|---|
| ISI 抖动 | 信道带宽不足，符号间干扰 | 与数据码型相关，确定但非线性 | DFE 可以消除，CTLE 可减少 |
| DCD 抖动 | 驱动器非线性、时钟占空比失调 | 信号上升沿与下降沿不对称 | 需要 CDR 配合，CTLE/DFE 无法直接消除 |
| PJ 抖动 | 电源噪声、时钟耦合 | 固定频率，频谱为离散尖峰 | 均衡器无法抑制，需屏蔽设计 |
| RJ 抖动 | 热噪声、散粒噪声 | 高斯分布，无限带宽 | 只能通过提高信噪比容忍 |
你想想看，抖动最终会折叠到接收端采样点的时序裕量里。如果总抖动超过 1 UI，采样就会出错。而 CTLE 和 DFE 的主要作用是减小 ISI 抖动，但对其他类型的抖动贡献有限。这也就是为什么我们在设计链路时，必须把各种抖动分量分开评估。
1.6 问题总结与均衡技术引入
把以上问题串起来看，高速串行链路的核心矛盾其实是：信道有损且非理想 → 信号幅度下降、形状畸变、时序离散 → 接收端采样判决困难。
下面这张图把整个知识体系画了出来。可以看到，CTLE 和 DFE 分别从频域和时域对信道失真进行补偿，但它们各自的能力边界不同，后面章节我们会逐一展开。
回到我自己的经验——做超过 25 Gbps 的链路，我建议从一开始就要把损耗、反射、串扰、抖动这四类问题拆开分析。仿真工具里可以跑出损耗曲线和眼图，但你要知道眼图闭合是综合作用的结果。哪个是主要原因？哪个可以通过均衡弥补？如果全靠 DFE 的抽头去硬啃反射引起的 ISI，功耗和时序都会很紧张。
这一章的归纳就到这里。记住一句话：均衡不是万能的，但没有均衡是万万不能的。后面的章节，我们开始深入 CTLE 的设计原理和抖动贡献分析。