CTLE 概述
讲 CTLE 之前，我先问大家一个问题：
为什么高速信号跑了几十厘米的 PCB 走线，眼图就完全闭上了？
答案其实很直白——信道像个低通滤波器。频率越高，衰减越狠。你送出去的方波，到接收端已经圆得像正弦波了。
CTLE 就是干这个的。它是个连续时间线性均衡器，专门在接收端怼高频增益。说白了，把信道吃掉的高频分量补回来，让眼图重新睁开。
1.1 什么是 CTLE
CTLE 全称 Continuous-Time Linear Equalizer。名字长，原理简单。
它是个模拟滤波器，频率响应有特定的零点和极点。通常设计成在高频段提供增益，低频段增益较低甚至有点衰减。这样正好补偿信道的低通特性。
CTLE 的核心作用： 减少码间干扰（ISI），尤其是前标和后标造成的确定性抖动（DJ）。
我以前做过一个 PCIe Gen4 的项目，板子跑 16 GT/s。刚开始死活过不了 Compliance Test，眼图高压和低压不对称，抖动量 15 ps 以上。调了半天发现是 CTLE 的直流增益设得太高，低频噪声也跟着被放大了。嗯，这件事让我记住了——CTLE 不是增益越高越好。
1.2 发展历程：从无源网络到自适应模拟
CTLE 这玩意儿不是一天建成的。早期高速链路速率低（1-3 Gbps），信道损耗小。那时候用个简单的无源 RC 网络做均衡就够了。我印象里 SATA Gen1 的接收端就常用这种。
后来速率往上飙，PCIe Gen3（8 GT/s）开始普及，信道损耗动辄 15-20 dB。无源网络搞不定，就改用有源模拟实现，用差分对和电阻电容网络构造可调零极点。
到了 PCIe Gen5（32 GT/s）和 112 Gbps PAM4 的时代，CTLE 必须支持多档位自适应。硬件上集成了一堆开关电容阵列，靠训练序列或盲自适应算法自动选择最佳设置。
| 时代 | 速率范围 | CTLE 实现方式 | 典型标准 |
|---|---|---|---|
| 早期 | 1-3 Gbps | 无源 RC/RL 网络 | SATA Gen1, USB 2.0 |
| 中期 | 5-12 Gbps | 有源可调模拟 | PCIe Gen3, USB 3.0 |
| 当前 | 16-112 Gbps | 自适应多档位 + 数字辅助 | PCIe Gen5/6, 400G Ethernet |
你想想看，从几个电阻电容到片上自适应模拟系统，CTLE 的进化就是高速串行链路发展的缩影。
1.3 CTLE 在高速链路中的角色
一根高速链路的接收端均衡链通常长这样：
- 信道 → RX 前端（TIA 或衰减器）→ CTLE → VGA/AGC → DFE → CDR
CTLE 处于最前端的均衡位置。它处理的是信道造成的长尾 ISI，尤其是前标（pre-cursor）和后标（post-cursor）中的近端分量。
我可以说个经验数据：
在 25 Gbps NRZ 系统中，如果信道损耗 20 dB，没有 CTLE 的情况下抖动轻松超过 0.5 UI。加上一阶 CTLE 后，抖动能压到 0.2 UI 以内。当然，DFE 还得接着干活，处理更远的后标。
避坑提醒： 我曾经在一个 25 Gbps 背板项目中，CTLE 的高频峰值设得太高。结果眼图是打开了，但高频噪声跟着放大，导致 DFE 无法收敛。最后 BER 反而恶化。调均衡要量力而行，CTLE 负责「破冰」，DFE 负责「精修」。
下面这张图展示了 CTLE 在接收端均衡链中的位置，以及它对信道频率响应的补偿效果。
1.4 CTLE 对抖动的影响概述
CTLE 做的是幅度均衡，但它直接影响抖动，尤其是确定性抖动（DJ）。
为什么？因为 ISI 本身就是振幅到时间的转换误差。CTLE 把眼图上下打开的越对称，采样点附近的抖动就越小。反过来，如果 CTLE 欠补偿或过补偿，眼图内部会残留「交叉点偏移」，直接增加抖动。
- 欠补偿：信道高频损耗没补够，符号间拖尾严重，抖动主要由后标引起。
- 过补偿：高频增益过高，噪声被放大，同时前标被反冲，产生额外的抖动分量。
- 最佳点：眼图垂直张开最大，抖动最小。这个点通常需要仿真或调试来获取。
注意： CTLE 对随机抖动（RJ）几乎无影响。RJ 是热噪声、散粒噪声等引起的，CTLE 只能调整信号形状，不能去除随机性。过高的增益反而会放大噪声，使 RJ 恶化。
所以你看，CTLE 在均衡链里是「先头部队」。它干得好，DFE 和 CDR 后面就轻松；它干砸了，后面怎么修都费劲。
我自己调试过好多板子，发现一个规律：CTLE 的设置通常比 DFE 更敏感。有时候差一档（比如 1 dB 峰值），眼图抖动就有 3-5 ps 的变化。嗯，这也是为什么我把它单独拿出来讲整整一章。