SerDes链路概述:高速串行链路架构、通道损耗与均衡技术
做SerDes测试这些年,我最大的感受是——链路不是一根简单的导线。你想想看,从Tx芯片到Rx芯片,中间经过 PCB走线、过孔、连接器、线缆……每一处都在“吃掉”信号的完整性。今天咱们就把这条链路的底细翻出来聊聊。
1. 高速串行链路架构
一条典型的SerDes链路,说白了就三个大块:发送端(Tx)、传输通道(Channel)、接收端(Rx)。但我个人习惯把链路分成五个关键节点才够用:
- Tx PHY:包含 PLL、Serializer、Driver。把并行数据变成高速串行,再推出去。
- Tx 封装与PCB出线:从芯片引脚到PCB表层走线,这里已经有封装寄生效应。
- 互连通道:PCB微带线/带状线、过孔、AC耦合电容、连接器、背板、线缆。损耗主力就是这一段。
- Rx 封装与PCB入线:同样有寄生,而且信号已经恶化到极点了。
- Rx PHY:EQ、CDR、Deserializer。负责把“烂信号”恢复成干净数据。
为什么要把Tx封装和Rx封装单独拎出来? 我在一个28Gbps项目里就吃过亏——通道插损仿真明明只有-18dB,但实测眼图全闭。后来TDR一打,发现Rx封装过孔残桩产生了-3dB的额外回损。别忘了封装这段也是损耗的一部分。
2. 通道损耗的来源
通道损耗不是某个单一效应,而是“多杀组合”。我当年在做25G链路分析时,把损耗拆成了四部分来算,才跟实测对上:
| 损耗类型 | 物理根源 | 频率特性 | 典型量级(10英寸@28G) |
|---|---|---|---|
| 趋肤效应损耗 | 高频电流挤向导体表面,有效电阻增大 | ∝ √f | ≈ -3 ~ -6 dB |
| 介质损耗 | PCB绝缘材料的极化弛豫,正切角大则损耗大 | ∝ f | ≈ -5 ~ -10 dB |
| 辐射与耦合损耗 | 走线间的串扰、向空间的能量泄漏 | 高频加重 | ≈ -1 ~ -3 dB |
| 阻抗不连续回损 | 封装、过孔、连接器处的反射 | 驻波叠加,与频率振荡相关 | ≈ -2 ~ -5 dB (回损折合) |
避坑指南:我曾经遇到一个项目,仿真插损只有-15dB,但眼图却完全打不开。后来用TDR扫了一遍,发现连接器差分阻抗只有78Ω(设计100Ω),这导致回损高峰刚好落在奈奎斯特频率附近——额外多吃了3dB损耗。所以别只看“插损够不够”,回损才是那个躲在暗处的杀手。
3. 均衡技术简介
既然通道把高频衰减了,那接收端就得把高频“补回来”。均衡就是做这件事的。常见的三种原理:
- CTLE(连续时间线性均衡器):在模拟域做一个高通或带通的增益特性,提升高频。说白了就是个可调的有源滤波器。我习惯把CTLE的增益峰值设定在通道损耗最大频率附近。
- FFE(前馈均衡器):在发送端(Tx FFE)或接收端(Rx FFE)对数据做预加重/去加重。本质是数字FIR滤波器,通过抽头系数补偿符号间干扰(ISI)。
- DFE(判决反馈均衡器):用之前判决的bit来推测当前bit受到的ISI,然后减掉。只能处理后光标干扰,但增益比CTLE大,且不放大噪声。
实际链路中怎么配? 我见过一个典型的28Gbps链路:先用Tx FFE做3-tap预加重,通道走10英寸FR4,Rx侧开7段CTLE + 2-tap DFE。这四个参数调好了,眼高能从30mV拉到280mV。
4. 损耗与均衡的“跷跷板”关系
你想想看:通道损耗越严重,均衡就要做得越重。但均衡本身也会带来副作用——
- CTLE增益拉太高,低频噪声和串扰一起放大。
- DFE抽头太多,误码扩撒风险增大。
- FFE pre-cursor太强,发射端信号摆幅受限。
所以,优秀的SerDes设计是在“通道损耗”和“均衡能力”之间找平衡点。TDR回损测试的价值就在这里:它能告诉你通道的阻抗不连续在哪里、回损有多大,从而帮你判断——这个链路用3-tap FFE + 5段CTLE够不够?还是非得加DFE?
我记得在一个长距背板项目里,通道总长36英寸,插损-28dB。如果只看插损,理论上10段CTLE+2-tap DFE就够了。但TDR一测发现,背板中间有个连接器回损只有-8dB——这个反射点直接导致DFE收敛困难。后来改用Tx FFE加重第一后光标,才稳定跑通。那时候我深深体会到:均衡方案不是算出来的,是TDR打出来的。
小技巧:当你拿到一块新板子,别急着上高速示波器。先用TDR扫一下回损曲线,如果回损在奈奎斯特频率附近超过-12dB,那你后续的均衡调参会非常痛苦。我一般把这个当作“红灯阈值”。
好了,链路架构、损耗来源、均衡手段——这三块咱们都捋清楚了。下一节我们会把这些知识用到TDR回损测试的具体方法里,看看“测”是怎么落地到“调”的。先记牢今天这张表:
| 链路环节 | 主要损耗/问题 | 常用应对均衡 |
|---|---|---|
| Tx PHY + 封装 | 驱动器有限带宽、封装寄生 | FFE预加重 |
| PCB 通道 | 趋肤效应 + 介质损耗 | CTLE + DFE |
| 连接器 / 过孔 | 阻抗不连续 → 回损 | DFE后光标消除(回损导致的长尾ISI) |
| Rx 封装 + PHY | 封装谐振、CTLE/DFE噪声放大 | CTLE段数优化 + DFE反馈抽头调整 |
嗯,记住这些,你后面做TDR测试时就知道——测出的回损峰值在哪个频段,大概率对应链路上哪个物理位置。这个对应关系,就是TDR指导均衡调参的核心。