第4章 接收器原理：CTLE、DFE与CDR
接收器是整个SerDes链路里最“吃功底”的部分。模拟信号经过了信道衰减、反射、串扰，到了接收端已经不成样子了。你想想看，一个原本干净的眼图，经过几十厘米的PCB走线后，张开得像一条细缝——这时候就需要接收器把信号“修复”回来。
我个人习惯把接收器拆成三个核心模块：CTLE（连续时间线性均衡器）、DFE（决策反馈均衡器）以及CDR（时钟数据恢复）。这三者配合得好，眼图就能重新张开；配合不好，误码率直接飙到10⁻⁴。下面我结合项目经历，逐个讲清楚。
4.1 模拟前端与CTLE
模拟前端（AFE）是信号进入接收器的第一关。它负责提供足够的偏置、共模电压，以及一定程度的带宽预补偿。但真正的主角是CTLE——一个可调增益、可调零点/极点的模拟滤波器。
CTLE本质上是一个高通滤波器。为什么？因为信道对高频衰减大，CTLE通过提升高频分量来抵消信道损耗。它有若干个可配置参数：DC增益（低频增益）、峰值频率（零极点位置）以及高频提升量（dB值）。
- DC增益：控制低频信号的幅度，通常设为 0~6dB。
- 高频提升量：典型范围 0~12dB，视信道损耗而定。
- 峰值频率：应当对准信道的 -3dB 带宽附近，过高则放大了噪声，过低则补偿不足。
CTLE 的响应可以用一个简单的二阶传递函数近似：
H(s) = (1 + s/ωz) / (1 + s/ωp1) / (1 + s/ωp2)其中 ωz 是零点，ωp1 和 ωp2 是两个极点。调整零点位置和极点比值，就能改变高频提升量和峰值频率。实际芯片里通常用电阻电容网络实现，通过数字寄存器控制开关阵列来切换。
4.2 DFE：决策反馈均衡
CTLE 是线性均衡，只能补偿信道的频率响应。但信道还有码间干扰（ISI）——上一个比特的能量拖尾到了当前比特。DFE 就是用来消除这种后标干扰的。
DFE 的原理很简单：根据已经判决出来的前几个比特，预测它们对当前比特造成的干扰，然后在判决前端把这个干扰减掉。举个栗子，如果前一比特是“1”且幅度拖尾为 0.1V，那么当前比特的采样值就减去 0.1V 再判决。
| 特性 | CTLE | DFE |
|---|---|---|
| 类型 | 线性模拟滤波 | 非线性数字反馈 |
| 补偿对象 | 信道频率响应（前标 ISI） | 后标 ISI（拖尾） |
| 噪声放大 | 会放大高频噪声 | 不会放大噪声（反馈的是判决结果） |
| 实现难度 | 低（模拟电路即可） | 高（需要高速判决 + 反馈路径） |
| 常见抽头数 | — | 1~10 抽头（典型 2~5） |
DFE 的抽头系数通常由最小均方（LMS）算法自适应调整。每个抽头的更新公式为：
h_k[n+1] = h_k[n] + μ × e[n] × d[n−k]其中 h_k 是第 k 个抽头系数，μ 是步长，e[n] 是当前判决误差（理想符号与采样值的差），d[n−k] 是第 k 个历史判决符号（±1 或 ±3 对于 PAM4）。步长 μ 的选择很关键：太小收敛慢，太大可能发散。
4.3 CDR：时钟数据恢复
CDR 负责从经过均衡的数据流中提取出正确的时钟相位，以便在最佳采样点对信号进行采样。说白了，它要做两件事：锁定频率（匹配发送端数据速率）和锁定相位（对准眼图中心）。
我见过的 CDR 架构主要有两种：Bang-Bang 型（二进制相位检测）和线性型（Hogge 或 Alexander 型）。它们的区别在于：
- Bang-Bang CDR：只判断采样点偏早还是偏晚，输出±1 的相位信息。简单粗暴，适合高频，但会产生确定性抖动（DJ）。
- 线性 CDR：输出与相位误差成正比的值，环路更平滑，但实现复杂度高，且对数据转换器（ADC）要求高。
不管哪种架构，核心环路参数是环路带宽。带宽决定了 CDR 能跟踪多大范围的频率漂移和抖动。经验公式：
f_loop_BW ≈ 1 / (K_p × K_vco × T_update)其中 K_p 是相位检测器增益，K_vco 是 VCO 增益，T_update 是更新周期。一般设计在数据速率的 1/1000 到 1/500 之间。
实战建议： 在调试 CDR 时，我习惯先通过抖动容限测试（Jitter Tolerance Mask）来判断环路是否正常。如果低频频段容限不够，说明环路带宽可能太窄；高频段容限不够，则可能是 VCO 相位噪声过大或者环路有延迟。另外，记得检查 CDR 的锁定指示信号是否干净——曾经有一次，CDR 输出明明显示锁定，但实际相位差了一个 unit interval，导致误码率飙升。那一次排查了很久才意识到是相位检测器的初始状态没有正确复位。
CDR 的另一个重要参数是频率捕获范围。发送端和接收端的参考时钟必然存在频率偏差（比如 ±100ppm），CDR 必须能在上电时从初始频率锁定到目标数据速率。如果捕获范围不够，就会出现 CDR“锁在谐波”的问题——我遇到过 25Gbps 的链路锁在了 12.5GHz 的谐波上，眼图完全错位。解决办法是增加一个频率检测辅助环路，先粗调再细调。
好了，接收器的三大模块就讲到这里。你可以看到，CTLE 负责“拉平”频响，DFE 负责“消除”后标干扰，CDR 负责“找准”采样时刻。它们各自独立但又紧密耦合——比如 CTLE 输出信号质量差，DFE 的系数就会抖；DFE 误差大，CDR 的相位检测准度也会下降。真正工程中，不能把每个模块孤立地调优，而是要放在整个链路上做联合优化。