第1章 SerDes技术概述

做了十多年信号完整性，我见过太多工程师一听到SerDes就皱眉——其实这东西没那么玄乎。说白了，SerDes就是串行器/解串器的缩写，它把并行数据转成串行流，通过一对差分线传出去，另一端再恢复成并行数据。嗯，我当年刚接触时也觉得不就是个并串转换嘛，但实际上这里面的门道比你想的深得多。

1.1 什么是SerDes

SerDes的出现是为了解决并行传输的物理瓶颈。你想想看，传统的并行总线，比如DDR、PCIe并行时代，数据线越多，PCB走线越难等长，时序窗口被信号偏移挤得越来越小。我曾经在一个10G项目里，16位并行总线，光调等长就花了整整两周，最后还是因为串扰问题放弃了那个方案。

SerDes的核心思想很简单：

• 发送端：把N位并行数据变成1位高速串行流，通过差分对输出
• 接收端：从串行流中恢复时钟和数据，再解成N位并行数据
• 关键能力：内嵌时钟恢复（CDR），无需额外时钟

为什么需要CDR？因为高速串行信号没有单独的时钟线，时钟信息藏在数据跳变里。接收端必须自己提取出时钟，然后用这个时钟去采样数据。我遇到过不少新手，以为CDR就是锁相环，其实它比传统PLL多了相位追踪和频率跟踪的协同工作。这部分我们后面章节会详细展开。

1.2 SerDes的核心架构

一个典型的SerDes链路包括以下模块：

模块	功能	我踩过的坑
PMA（物理媒体适配层）	负责信号的模拟处理：TX驱动、RX均衡、CDR	TX预加重参数配错，眼图闭了三天才发现是寄存器写反了
PCS（物理编码子层）	负责数字逻辑：8B/10B编码、加扰、lane对齐	8B/10B编码的游程长度控制不好，CDR失锁频率翻倍
CDR（时钟数据恢复）	从数据流中恢复时钟，并调整采样相位	抖动容限测试时，频率偏移超50ppm直接误码
均衡器	CTLE、DFE补偿信道损耗	CTLE的零点频率设置不当，中频增益过高反而放大噪声

一般我们会把SerDes分为并行接口和串行接口两部分。并行接口负责和芯片内部逻辑对接，串行接口负责外部高速传输。我自己在调试25Gbps SerDes时，经常发现内部并行时钟域和外部串行时钟域的跨时钟域处理是死穴——一个摆不好的FIFO深度就能让整个链路重启。

下图展示了一个典型SerDes链路的信号流向和关键模块关系：

1.3 应用场景

SerDes已经渗透到了几乎所有高速互联场景。我简单列几个我实际接触过的领域：

• 数据中心交换机：100G/400G接口，单通道速率从25Gbps飙升到112Gbps。我记得2020年做PAM4项目时，112Gbps的CDR设计简直就是噩梦，光是CTLE的均衡系数就调了两个月。
• 存储系统：SAS/SATA都采用SerDes。我遇到过硬盘背板上的SerDes链路因为连接器阻抗不连续导致误码率飙升，最后加了一颗redriver才解决。
• 汽车电子：ADAS摄像头通过SerDes把原始图像数据传到域控制器。汽车环境温度范围大，低温-40°C时CDR的VCO频率漂移会超过2000ppm，这必须做温度补偿。
• 消费电子：USB-C/HDMI/DP都是SerDes的变体。我记得有一个客户抱怨type-C线缆长了点就花屏，实际上是CDR的跟踪带宽不够，低频抖动被放大了。
• 测试测量：示波器内部采样的前端也是SerDes架构。我们做高速信号采集时，采样时钟的抖动直接影响测量精度。

1.4 发展趋势

我盯着SerDes这个行当看了十多年，趋势其实很明显：

1. 速率持续翻倍：从25Gbps到56Gbps，再到112Gbps，现在224Gbps的研发已经在进行中了。每翻一倍，信道损耗就增加6dB，CDR的均衡能力必须跟着涨。
2. 调制方式向PAM4演进：NRZ的时代在28Gbps以上已经吃力，PAM4用4个电平传送2bit，同等带宽下速率翻倍，但代价是信噪比损失约9.5dB。我记得第一次看PAM4眼图时，那三个"眼睛"大小不一，CDR的采样阈值需要动态调整，不然误码率下不来。
3. 架构上拥抱ADC-DSP方案：传统的模拟CDR正在被数字CDR替代。接收端先用高速ADC采样，再交给DSP做均衡和时钟恢复。这带来一个好处——均衡算法可以随时升级，但坏处是功耗和延迟高了。
4. 测试复杂度指数级上升：112Gbps PAM4的测试指标是NRZ时代的好几倍——抖动、噪声、非线性失真、码间干扰，这些都要分开测。我建议团队配置专门的抖动分析仪和任意波形发生器，否则你根本没法复现那些特定的损伤。