第3章 链路均衡必要性：码间串扰(ISI)、噪声、抖动对信号质量的影响

做过高速串行链路的朋友都知道，信号从发送端到接收端，路上不可能是“干干净净”的。 PCB走线、连接器、线缆、过孔——每一段都会给信号“加料”。 加什么？ 码间串扰、噪声、抖动。 这三样东西叠加在一起，眼图就慢慢闭上了。 我早期调过一根 28Gbps 的背板链路，眼图完全是个“眯缝眼”，当时还以为是芯片坏了……后来才搞明白，是 ISI 和抖动联手搞的鬼。

3.1 码间串扰(ISI) — 高速信号的“影子”效应

码间串扰，说白了就是前一个符号没走干净，后一个就来了。 尤其在信道带宽不够、有反射、或者阻抗不连续的地方，这个“拖尾”会跨越好几个 UI。 你想想看，本来发“1010”，结果到接收端变成了“110010”，这不就乱了？

ISI 是怎么来的？

• 带宽受限：信道本身就是一个低通滤波器，高频分量衰减大，跳变沿变缓，符号之间就重叠了。
• 阻抗不连续：过孔、连接器、焊盘会引起反射，反射回来的信号叠加到后面的码元上。
• 趋肤效应与介质损耗：频率越高，损耗越大，信号能量无法在单 UI 内稳定下来。

我在一个 56G PAM4 的项目中遇到过这样的问题：本来眼图上半部分还行，下半部分完全闭合。 后来用 TDR 一测，发现是 TX 端串联电容的焊盘引入了 0.5pF 的寄生电容，导致中间电平的反射特别严重。 换上 0201 封装的电容之后，ISI 瞬间降了 12dB。

3.2 噪声 — 无处不在的干扰源

噪声分很多种，但高速链路上最常见的就三个：

噪声类型	来源	特性	我踩过的坑
热噪声	电阻、MOS 沟道	白噪声，平坦谱，带宽内总功率随带宽增加	——
串扰 (Crosstalk)	相邻走线电磁耦合	与数据相关的近远端串扰，具有码型依赖性	曾经一根 10cm 的平行走线，间距只有 3W，结果串扰导致接收端 BER 直接到 1e-6
电源噪声	PDN 谐振、VRM 纹波	低频为主，但会调制到高频信号上	——

这里提醒一下：串扰在高速 SerDes 里经常被低估。 你想想看，TX 的摆幅是 800mV，但隔壁 RX 输入敏感度可能只有 10mV —— 串扰稍微大一点，接收器就误判了。

3.3 抖动 — 时钟与数据的不完美

抖动不单单是时钟的事。 数据信号本身也有抖动，而且比时钟更复杂。 我习惯把抖动分成两类：

• 随机抖动 (RJ)：热噪声等引起的，高斯分布，不可消除，只能通过 CDR 带宽控制。
• 确定性抖动 (DJ)：又分几种：
  • 数据相关抖动 (DDJ)：其实就是 ISI 在时域上的表现，符号模式不同，跳变沿位置不同。
  • 占空比失真 (DCD)：上升沿和下降沿不对称，通常来自驱动器的 ODT 不匹配。
  • 周期抖动 (PJ)：电源纹波、串扰调制造成的周期性偏移。

我记得有一个项目，抖动测量值特别大，但看频谱发现有个 5MHz 的尖峰。 后来查了一圈，原来是板上的降压转换器开关频率 5MHz，通过电源网络耦合到 VCO 的调谐电压上，产生了明显的 PJ。 换了一个低纹波的 LDO，抖动直接降了一半。

抖动对信号质量的影响：抖动使采样点偏移理想位置，导致 UI 打开宽度变小，误码率上升。 尤其在高速链路里，1ps 的抖动就可能吃掉 10% 的眼宽。

3.4 三种非理想因素叠加后的眼图退化

单独看一个因素，可能影响不大。 但在真实系统中，ISI、噪声、抖动是同时存在的。 它们会相互交织，最后体现在眼图上就是：

• 眼高下降：噪声和 ISI 共同压缩垂直方向的开度。
• 眼宽变窄：抖动和 ISI 让上升沿和下降沿变得模糊。
• 眼交叉点变化：占空比失真会抬高或压低交叉电平。
• 眼内噪声“雾”区：随机噪声和串扰让眼图里出现大量散点。

下面这张图概括了三个因素的作用路径：

3.5 为什么必须引入均衡？

好，现在我们知道 ISI、噪声、抖动都会破坏信号质量。 但为什么不能在设计阶段一次性把信道做完美？ 因为信道是固定的，而你希望链路的速率能提上去。 36dB 损耗的信道，你不管用多好的板材，信号依然会衰减。

• 信道不可更改：背板、线缆、连接器都是固定参数，换掉成本太高。
• 协议在演进：同一块背板，可能今天跑 25G，明天要跑 56G，后天跑 112G。
• 工艺与温度漂移：信道特性随温度、电压变化，固定均衡不行。

所以，理解了这三种障碍，你就能明白后续将介绍的 CTLE、FFE、DFE 分别是在解决什么问题。 它们不是凭空冒出来的技术，而是被 ISI、噪声、抖动“逼”出来的。 嗯，记住这一点，后面的章节你听起来就不会觉得抽象了。