第1章 SerDes技术简介：什么是SerDes，应用场景与趋势
说实话，做了十多年高速接口设计，每次带新人我都习惯先问一个问题：你知道为什么数据要从并行转串行吗？这个问题看似基础，但能一句话讲透的人真不多。SerDes 这门课，咱们就从这儿开个头。
1.1 到底什么是 SerDes
SerDes 是 Serializer / Deserializer 的缩写，中文叫串行器/解串器。说白了，它就是把一堆并行数据拧成一根线上的串行流发出去，到了对面再重新铺开成并行数据。你想想看，如果没有它，每根信号线都得单独走，到了 10 Gbps 以上，光是线间 skew 和串扰就能让你怀疑人生。
我记得刚开始接触 SerDes 时，被一个概念绕了好久——它不光是「串并转换」这么简单。一个完整的 SerDes 内部还藏着时钟生成、时钟恢复、线路编码、均衡补偿这些模块。真正定义 SerDes 性能的，往往是这些「隐形的功夫」。
核心本质： SerDes 是用一对差分线代替几十根并行线，用更高频率的串行信号换取更低成本、更长距离、更好信号完整性的传输方案。代价是——接收端必须做大量均衡和时钟恢复工作。
1.2 SerDes 的核心架构
一个典型 SerDes 系统长什么样？我来拆给你看。
- 发送端（TX）： 并行数据 → 串行器（Serializer）→ 发送均衡（FFE）→ 差分驱动输出。其中 FFE（前馈均衡）负责预加重或去加重，补偿高频损耗。
- 传输通道： PCB 走线、背板、电缆或光纤。这是整个链路里最「不讲道理」的部分，频率越高损耗越大，还会引入反射和串扰。
- 接收端（RX）： 输入缓冲 → 连续时间线性均衡（CTLE）→ 判决反馈均衡（DFE）→ 时钟与数据恢复（CDR）→ 解串器（Deserializer）→ 并行数据。CTLE 先做高通补偿，DFE 消除后标残留，CDR 从数据里把时钟「拽」出来。
一个小习惯： 我一般在方案选型时，先看接收端均衡器的级数和抽头数。CTLE 的直流增益和高频峰值、DFE 的抽头深度，直接决定了这个 SerDes 能扛多大损耗。这个细节咱们后面会反复用到。
1.3 应用场景——你身边的 SerDes
SerDes 几乎无处不在。我列几个典型场景，你肯定不陌生。
| 领域 | 典型接口/标准 | 单通道速率 | 信道损耗典型值 |
|---|---|---|---|
| 数据中心以太网 | 100G/400G/800G | 25~112 Gbps | 25~40 dB |
| 消费电子 | USB 3.x/4, HDMI 2.1 | 5~20 Gbps | 10~20 dB |
| 汽车 ADAS | GMSL, FPD-Link | 3~12 Gbps | 15~30 dB （同轴/双绞线） |
| 5G 前传/中传 | eCPRI, 25G/50G | 10~50 Gbps | 20~35 dB |
| 高性能计算 | PCIe 5.0/6.0, CXL | 32~64 Gbps | 28~38 dB |
我在项目中遇到过最头疼的场景是汽车环视系统。四个摄像头的数据通过同轴线汇总到域控制器，线束长度超过 10 米，损耗大不说，温度还在 -40°C 到 125°C 之间乱跳。这种环境下，SerDes 的均衡器要是调不好，画面直接闪雪花甚至黑屏。你想想看，要是这车在高速上跑着，屏幕黑了……嗯，责任太大了。
1.4 技术趋势——跑得更快，算得更猛
SerDes 的发展方向，说白了就三个字：快、省、智。
- 单通道速率持续爬升： 从 10 Gbps 到 28 Gbps，再到 56 Gbps、112 Gbps，现在 224 Gbps 已经出现在 IEEE 802.3df 草案里。速率每翻一倍，信道损耗就多 6 dB，均衡器的压力是指数级增长。
- 架构从模拟转向 ADC-DSP： 传统模拟 CDR 加少量均衡已经扛不住 30 dB 以上的损耗了。现在主流方案是 RX 前端用 ADC 采样，后端全部靠数字均衡器（FFE + DFE + MLSD）做补偿。功耗和面积是代价，但灵活性和性能上限高得多。
- 工艺一路往下走： 28 nm 到 7 nm 再到 5 nm、3 nm。单位功耗降了，但晶体管密度上来后，串扰和电源噪声又成了新麻烦。均衡器参数不仅要抗信道，还得抗芯片内部的「暗箭」。
我曾经吃过一个亏： 有一个 56 Gbps PAM4 项目，前期仿真做得很漂亮，结果芯片回来后眼图全是闭的。查了两个月，最后发现是 RX 端 CTLE 的零极点位置和片上 PVT 偏差没对齐。从那以后，我每做一个新项目，第一件事就是把均衡器参数的 PVT 仿真跑透。这个教训，值好几百万流片费。
1.5 均衡器——SerDes 的灵魂
你可能已经注意到了，上面每个环节都在提均衡器。不管是 FFE、CTLE 还是 DFE，它们的目标只有一个：把经过信道「摧残」的信号恢复成能正确判决的波形。
为什么我把均衡器单独拎出来说？因为随着速率迈入 56 Gbps 以上，信道的插入损耗已经到了 30~40 dB。没有均衡器，接收端看到的眼图完全是闭合的，CDR 根本锁不住时钟。
一句话总结： SerDes 的速率天花板，不是由晶体管速度决定的，而是由均衡器能补偿多少损耗、消除多少 ISI（码间干扰）决定的。这也是为什么咱们这门课叫《SerDes 均衡器参数调优指南》。
这张图把 SerDes 的核心路径和均衡器的位置画清楚了。你会发现，均衡器不止一处——发送端有 FFE，接收端有 CTLE 和 DFE。它们各自承担的任务不同，但目标一致：让数据在几十 dB 损耗的信道里跑出零误码。
后面的章节，我会一个一个拆开讲。CTLE 的直流增益调多少合适？DFE 的抽头怎么配才不会发散？FFE 的预加重系数怎么扫？这些都是我这些年调芯片踩过的坑、流过的汗。嗯，咱一步一步来。