1. 抖动概述：什么是抖动，为什么重要

先聊聊抖动这回事。

我做信号处理这些年，接触过的工程师里，十个有八个对抖动的理解停留在“时钟不太稳”。但你真要问他们抖动到底怎么测、怎么分、怎么治，很多人就含糊了。

说白了，抖动就是数字信号在时间轴上的偏差。理想情况下，每个时钟边沿都应该准时到达，可现实是——它总会早到或晚到那么一丁点。那个“一丁点”，就是抖动。

1.1 抖动的定义

抖动定义为数字信号的有效边沿（通常是上升沿或下降沿）相对于其理想位置的短期偏离。它不是一个固定值，而是一个随机过程，需要用统计参数来描述。

我刚开始做高速ADC项目时，就吃过这个亏。系统时钟频率标称1GHz，我拿频谱仪看频率很准，以为没问题。结果ADC输出信噪比死活上不去。后来才发现，时钟抖动已经到了几百飞秒，直接限制了ADC的有效位数。嗯，从那以后我对抖动就格外敏感了。

1.2 为什么抖动如此重要

抖动直接影响系统性能，而且随着速率提高，影响呈指数级放大。你想想看：

应用场景	抖动敏感度	典型后果
高速串行链路（PCIe、SerDes）	极高（ps级）	误码率上升，链路失锁
ADC / DAC 采样时钟	高（几十fs级即可影响分辨率）	信噪比劣化，有效位数下降
FPGA 全局时钟网络	中（几十ps级）	建立/保持时间违例，功能失效
PLL 参考时钟	中等但会放大	输出相位噪声恶化

1.3 抖动的三大分类

本课程的核心就是RJ、PJ、DJ这三种抖动。为什么要拆开讲？因为每种抖动的根源不同，抑制手段也不同。

• 随机抖动（RJ）：由热噪声、散粒噪声等随机过程产生，服从高斯分布。无法彻底消除，只能通过带宽或滤波来限幅。
• 周期性抖动（PJ）：源于电源纹波、开关干扰等周期性噪声源。在频谱上表现为单根谱线，可以通过频域定位并消除。
• 确定性抖动（DJ）：包括占空比失真（DCD）、码间串扰（ISI）等，与数据相关性有关。需要通过均衡、预加重等手段处理。

我习惯用一个比喻来记忆：RJ是背景噪音，随地都有；PJ是有人按固定节奏敲桌子，你能找到谁在敲；DJ则是说话时的回声，每次说的内容不同，回声也不同。

1.4 抖动的时域与频域表现

抖动的原始数据通常在时域采集——用示波器捕获足够多的边沿时间，然后做TIE（时间间隔误差）序列。

从时域看，我们可以做直方图分析。从频域看，TIE序列的FFT可以揭示周期性成分。本课程后面会专门讲这两种分析手段的算法实现。

1.5 抖动的测量与表示

实际工程中，我们通常用以下指标来量化抖动：

• TJ (Total Jitter)：总抖动，通常以峰峰值（pk-pk）表示，单位ps或UI。
• RJ (Random Jitter)：随机抖动，以RMS值（标准差）表示。
• DJ (Deterministic Jitter)：确定性抖动，以峰峰值表示。
• PJ (Periodic Jitter)：周期性抖动，可结合幅度和频率描述。

这个因果关系一定要理清楚：总抖动不是简单相加，而是RJ和DJ的卷积。RJ是高斯分布，DJ是双狄拉克分布（或更复杂的分布）。分离算法本质上就是反卷积。

1.6 为什么需要分解算法

你可能要问：既然总抖动直接能测，何必费劲拆成RJ、PJ、DJ？

原因很简单——对症下药。如果是PJ占主导，你去换时钟芯片没用，该查电源完整性；如果是DJ占主导，你去加屏蔽也没用，该调均衡参数。拆不开，就治不好。

我记得第一次做10G EPON项目时，系统总有周期性误码。当时团队先换晶振、再换电源，折腾两周没找到根因。后来我用TIE序列做FFT，发现一个30MHz的尖峰，顺藤摸瓜找到是DDR控制器耦合过来的。加了个LC滤波，问题消除。