3. 带宽对抖动传输函数的影响分析

抖动传输函数——说白了，就是CDR的"听力曲线"。它描述的是：输入抖动以什么样的比例传递到了输出端。嗯，你可以把它想象成一个滤波器的频率响应。带宽不同，这个"听力曲线"的形状就完全不同。

我个人习惯把抖动传输函数看作是CDR的"性格"——带宽设得宽，它就很"敏感"，什么抖动都想跟踪；带宽设得窄，它就很"迟钝"，只对低频抖动有反应。这两种性格没有好坏，关键是看你的应用场景。

3.1 抖动传输函数——CDR的"听力曲线"

先说说抖动传输函数到底是什么。对于CDR来说，输入信号带有各种频率的相位抖动，CDR需要决定：哪些抖动我能跟上？哪些我应该忽略？这个"决定"就体现在抖动传输函数上。

公式上，它是一个从输入抖动量到输出抖动量的传递函数：

H(s) = Φ_out(s) / Φ_in(s)

对于二阶CDR，典型形式是：
H(s) = (2ζω_n·s + ω_n²) / (s² + 2ζω_n·s + ω_n²)

其中 ω_n = 2π·BW，ζ 是阻尼因子

你想想看，这个公式其实在说一件事：抖动传递的"通道"是受带宽控制的。

3.2 带宽如何"雕刻"传输曲线

带宽不同，抖动传输曲线的形状就完全不同。下面这张图展示了三种典型带宽设置下的抖动传输特性：

这张图我建议你多看两眼。三条曲线对应三种不同的带宽设置，你可以清楚地看到：带宽越宽，传输函数的"肩膀"越往右移。这意味着什么呢？意味着CDR能跟踪更高频率的抖动，但同时也意味着更多的高频噪声会被传递到输出端。

我在项目中遇到过一种情况：某次高速SerDes设计，为了追求极致的抖动跟踪能力，我把带宽设得很宽。结果呢？眼图反而变差了。后来一查，原来是高频噪声通过CDR的抖动传输路径被放大，污染了输出时钟。这就是典型的"过犹不及"。

3.3 带宽对不同类型抖动的影响

不同类型的抖动，对带宽的敏感度完全不同。我整理了一个表格，方便你对比：

抖动类型	频率特征	窄带宽的影响	宽带宽的影响
随机抖动 (RJ)	宽带，类似白噪声	有效抑制，输出抖动小	容易通过，输出抖动大
确定性抖动 (DJ)	通常有特定的频率分量	若低于带宽则可跟踪，否则被抑制	大部分DJ都能跟踪，但可能引入ISI
相位噪声	近端强，远端弱	近端噪声被跟踪，远端被抑制	近端和远端噪声都能通过
周期抖动 (PJ)	单一频率的正弦抖动	若频率 < 带宽则跟随，否则被滤除	更宽频率范围都能跟随

3.4 带宽选择的"跷跷板"效应

说白了，带宽选择就是一个跷跷板：一边是跟踪能力，一边是噪声抑制能力。你不可能两头都占着。

我列几个实际设计中的场景，你感受一下：

• 源同步接口：参考时钟干净，但数据抖动大。这时候需要宽带宽，快速跟踪数据抖动。
• 时钟恢复：参考时钟本身有噪声，但数据抖动小。这时候窄带宽更合适，滤除时钟噪声。
• 中继器/Repeater：需要干净的时钟输出，但又要跟随输入数据。这是最纠结的场景，带宽需要精细调优。

你想想看，不同的应用场景，对带宽的要求是完全不同的。没有一种带宽设置能通吃所有场景。

3.5 实战中的带宽调优策略

聊了这么多理论，来点实际的。我总结了一套带宽调优的步骤，你在项目中可以直接拿来用：

1. 先确定抖动预算：搞清楚输入抖动有多大，输出抖动的要求是多少。
2. 粗调带宽范围：根据数据速率和参考时钟质量，选一个初始带宽值。
3. 跑抖动传输仿真：用Verilog-A或行为级模型，扫描不同带宽下的抖动传输曲线。
4. 测眼图：在真实芯片上测眼图的张开高度和宽度，验证带宽设置是否合理。
5. 迭代微调：根据测试结果，以1.5倍或0.7倍的步长调整带宽，找到最佳平衡点。

这里有个关键点：仿真和实测往往有差距。我记得有一次，仿真显示带宽设在12MHz时眼图最好，但实际芯片测出来，8MHz才是最优。原因是PCB上的电源噪声引入了一部分额外的中频抖动，仿真模型没考虑到。所以，最终还是要以实测为准。

3.6 核心原则——带宽的"黄金平衡点"

说了这么多，其实核心就一句话：带宽决定了CDR的"性格"。太宽了，它"神经质"，什么噪声都往输出端传；太窄了，它"反应迟钝"，跟不上数据的抖动变化。

找到那个"黄金平衡点"，需要你理解三件事：

• 输入抖动的频谱分布是什么样的？
• 输出抖动的容忍极限是多少？
• 系统中有多少噪声是通过CDR路径传递的？

这三个问题想清楚了，带宽的选择就不是拍脑袋的事，而是一个有依据的工程决策。