一、高速SerDes技术概述：基本架构、应用场景与发展趋势

大家好，我是你们的SerDes老伙计。在通信行业摸爬滚打了十几年，经手过的SerDes IP少说也有几十种。今天咱们聊聊这个课程的开篇——高速SerDes技术到底是个什么东西。

很多人一听到SerDes，就以为只是“串行转并行”这么简单。其实啊，它的精髓远不止于此。我个人习惯把SerDes看作是芯片间的“高速公路系统”。

1.1 SerDes基本架构：一条数据通道的拆解

为什么要用SerDes？说白了，传统的并行总线在高速下根本走不远。时钟偏斜、信号串扰、PCB布线难度，这些问题会把你折磨到怀疑人生。

一个典型的SerDes链路，主要包含三个部分：发送端、通道和接收端。我给你拆开讲讲。

模块	核心组件	我的理解
发送端 (TX)	串化器 (Serializer)、驱动器	把并行数据“压缩”成一串比特流，然后打到线上去
通道 (Channel)	PCB走线、连接器、电缆	这是最不可控的部分，损耗、反射都在这儿
接收端 (RX)	均衡器 (CTLE/DFE)、CDR、并化器	从被严重扭曲的信号中，把原始数据“刨”出来

你看，发送端的工作相对单纯——把数据整好形打出去。但接收端就复杂多了，它需要对抗通道带来的各种损伤。

1.2 为什么要用SerDes？从并行到串行的必然

你可能会问，以前用并行总线用得好好的，干嘛非要折腾成串行？

我记得在2000年代初，那时候主流还是PCI、IDE这些并行总线。但随着速率提升到几百兆赫兹，并行总线的弊端就彻底暴露了：

• 时钟偏斜 (Clock Skew)：每条数据线的延迟不一样，时钟很难同时采到所有数据。
• 串扰 (Crosstalk)：线越多，邻居之间的干扰就越严重。
• 功耗和引脚数：动不动几十上百根线，封装都做不下。

而SerDes把时钟信息嵌入到数据中（通过编码），只用一两对差分线传输。这样一来，上述问题迎刃而解。所以现在你看到的PCIe、USB、SATA、以太网，清一色全是SerDes。

1.3 应用场景：哪里都有它

SerDes的应用简直是无处不在。我个人把它分成三大类：

1. 芯片间通信：比如CPU和GPU之间、交换芯片和PHY芯片之间。这类应用一般速率高、距离短（几十厘米以内）。
2. 背板和线卡：在通信设备里，SerDes要穿越背板走个一米左右。这类场景对均衡器的要求极高。
3. 长距离光通信：虽然这个更多是光模块的事，但电层的SerDes原理是相通的。只是对抖动和误码率的要求更苛刻。

1.4 发展趋势：速率在涨，挑战也在涨

趋势这个话题，你肯定听过很多。但我从一个工程师的角度，给你几个真实感受：

时代	典型速率	调制方式	我当时的体验
2010年以前	1-6 Gbps	NRZ	NRZ时代其实挺幸福的，眼图很干净
2010-2020	10-28 Gbps	NRZ / PAM4	开始要上各种均衡算法了，CTLE、DFE一个不能少
2020以后	56-112 Gbps	PAM4	PAM4的3个眼图，一个比一个难调。光是FFE的tap系数就能让你调两天

现在的趋势非常明确：

• 速率越来越高：112Gbps per lane已经成为主流，224Gbps也在路上了。
• 调制更复杂：PAM4是主流，未来甚至可能出现PAM6或PAM8。但信噪比的代价是巨大的。
• 模拟越来越难，数字来凑：传统的纯模拟均衡器已经不太够用了。大量的数字信号处理（DSP）被引入到RX端，比如FFE、DFE、MLSE等。

1.5 眼图评估的定位

说了这么多，眼图评估到底在哪一环？我用自己设计的框架图给你看一下：

你看，不管是发送端的预加重，通道的损耗特性，还是接收端的均衡器效果，最终都会反映在眼图上。所以眼图质量评估，是贯穿整个SerDes设计、验证和测试的核心环节。

它不只是一个被动检查的工具，更是一个主动设计的指导。我常常跟团队说：先看眼图，再调参数。没有眼图数据的优化，都是盲人摸象。