特性阻抗概念
特性阻抗，说白了就是传输线上行波电压和行波电流的比值。你想象一下，信号在PCB走线上跑，每走一步都会遇到一个“阻力”，这个阻力就是特性阻抗。它不是直流电阻，而是由单位长度的电感和电容决定的——Z₀ = √(L/C)。我在刚入行的时候，总以为这和万用表量出来的电阻是一回事，结果高速信号反射得一塌糊涂……嗯，现在回想起来，吃过的亏都是学费。
关键点：特性阻抗只对均匀传输线有意义。走线宽度突变、过孔、拐角都会让这个“阻力”变化，信号就会产生反射。
影响特性阻抗的四大因素，我一个个说。
1. 线宽（W）
线宽越大，单位长度的电容越大，特性阻抗就越低。反过来，线宽小了，阻抗就高了。这很好理解——线宽相当于水管的粗细，管子越粗，水流阻力越小。我在一个10Gbps的背板项目里，就因为把线宽从6mil改到了5mil，阻抗直接从50Ω飙到了57Ω，眼图全闭上了……后来只能改叠层补救。
2. 线距（S）
线距主要影响差分线对之间的耦合。对于单根走线，线距几乎不影响它的特性阻抗；但一旦两根线靠得很近，电场和磁场就会相互干扰，等效的L和C都变了。我记得有次调试一个USB 3.0的差分对，差分阻抗要求90Ω，算出来的单端阻抗只有48Ω，结果怎么调线宽都差一点。后来发现是线距太近，耦合太强，把差分阻抗拉低了。所以你要记住：线距是“间接”影响特性阻抗的，它通过改变耦合来改变奇模和偶模阻抗。
3. 介质厚度（H）
介质厚度就是走线到参考平面的距离。H越大，电场线越分散，单位电容越小，特性阻抗就越高。这个参数在叠层设计里最容易被忽视。我见过一个案例：板厂把PP片压薄了0.1mil，整板阻抗跑偏了5%，最后花了两周做切片分析才找到原因。所以下单时一定要和板厂确认叠层厚度公差。
4. 介电常数（εr）
介电常数决定了材料储存电场的能力。εr越大，电容越大，特性阻抗越低。FR4的εr一般在4.2～4.8之间（随频率变化），高频板材像Rogers 4350B大概在3.48。我建议别只看数据手册上的静态值，因为εr会随频率升高而降低——有个项目用FR4做25Gbps信号，用4.5算的阻抗，实测差了3Ω，后来一量高频下的εr只有4.1。
| 因素 | 增大时 | 减小时 | 典型影响范围 |
|---|---|---|---|
| 线宽 W | Z₀↓ | Z₀↑ | 每1mil变化约2～5Ω |
| 线距 S（耦合） | Zdiff↑，Zcomm↓ | Zdiff↓，Zcomm↑ | 距＜3H时影响显著 |
| 介质厚度 H | Z₀↑ | Z₀↓ | 每1mil变化约3～8Ω |
| 介电常数 εr | Z₀↓ | Z₀↑ | εr变化0.1，Z₀变化约1.5Ω |
实用技巧：做阻抗计算时，先用IPC-2141A公式估算，再丢进Polar Si9000或HyperLynx跑一遍。我习惯把板厂的参数（含蚀刻因子、铜厚）也输进去，最后留2～3Ω余量。
曾经踩过的坑：我曾因为只调线宽不调线距，把差分阻抗调到了100Ω（目标85Ω），结果信号质量反而更差。记住：四个因素要联动着看，尤其是线宽和介质厚度——你压窄了线宽，可能就得同时缩小介质厚度才能拉回目标阻抗。
这张图把四个因素和特性阻抗的关系一目了然。你看到每条箭头上都标了方向——增大或减小会怎么走？记熟了这些趋势，以后调阻抗就知道先动哪个参数了。我个人的经验是：动介质厚度影响最大，但受叠层结构限制；动线宽最灵活，但要考虑加工公差；线距和介电常数往往受板材和拓扑约束，改起来麻烦。所以顺序一般是：先选好板材（εr定了），再定叠层（H定了），最后调线宽和线距满足阻抗。