PLL 的关键参数：锁定时间与频率稳定度
好了，咱们继续。PLL 这东西，说白了就是个精密的频率驯化器。但驯化也得花时间，而且驯化完了，它也不能保证永远稳如泰山。这一讲，我们就来聊聊 PLL 的两个核心参数：锁定时间和频率稳定度。
这两个参数，一个影响你芯片能不能“快速启动”，另一个决定了你的系统是否“可靠工作”。我当年有个项目，就因为忽略了锁定时间，导致上电后通信协议握手失败，波形看得我一愣一愣的。嗯，吃一堑长一智，今天我带你捋清楚。
1. 锁定时间：你不能一直等
什么叫锁定时间？就是从 PLL 使能，到输出时钟频率达到目标值并且稳定在允许的误差范围内，这中间需要的时间。单位通常是微秒（µs）或毫秒（ms）。
你想想看，如果你的 SoC 在复位释放后需要立刻输出稳定的 100MHz 时钟给 DDR 控制器，结果 PLL 抖动了两三百微秒才锁定，那控制器早就因为时钟不稳而出错了。这就像你开车，绿灯亮了，但你的离合要抬半天才能走，后面的车肯定要按喇叭。
1.1 锁定时间由什么决定？
影响锁定时间的因素有几个，我通常把它们分为“硬件天性”和“配置参数”两类：
- 环路带宽 (Loop Bandwidth)： 这是最直接的因素。环路带宽越宽，PLL 响应越快，锁定时间越短。但带宽宽了，噪声抑制能力会变差。这是个典型的 trade-off。
- 分频比 (N)： 反馈分频比越大，锁定时间往往会变长。因为 VCO 需要调整的频率步进更精细，追踪起来更慢。
- VCO 增益 (Kvco)： 增益太高，容易过冲；增益太低，又太慢。需要匹配好。
- 初始频率误差： 如果 PLL 复位后 VCO 的初始频率离目标值很远，自然锁定得更久。
在芯片设计里，我们经常需要通过仿真来提取这个参数。我记得有一次，流片回来的芯片，测试出来的锁定时间比仿真多了 50%。原因就是仿真时的电源模型太理想，实际电源纹波干扰了电荷泵的充放电。嗯，仿真永远无法替代实际测试，这点要心里有数。
1.2 如何在约束里处理锁定时间？
做时序约束时，PLL 的锁定时间其实直接关联到你的时钟约束生效时机。我不会在 PLL 还没锁定时就做 STA 分析。通常的做法是在 SDC 文件里设置一个 set_clock_sense 或者通过时钟生成逻辑来 gating 时钟，直到 PLL Lock 信号有效。
# 假设 PLL 锁定时间为 100us
create_clock -name clk_pll -period 10.0 [get_clocks pll_out]
# 在锁定时间内，时钟可能是不稳定的，我们可以通过约束告诉工具
# 这个时钟只有在 lock 信号有效后才传播
set_clock_sense -pulse -edge_triggered [get_clocks clk_pll] \
-clk_sense [get_ports pll_lock]
说明：上面的命令是示意性的，不同工具对 lock 信号的处理方式不同，但思路一致——PLL 没锁定时，约束要保守。
2. 频率稳定度：别让你的时钟“飘”了
频率稳定度，简单说，就是锁定后，输出频率还能不能保持住。它包含两个层面：
- 长期稳定度： 受温度、电压、老化影响，频率会缓慢漂移。
- 短期稳定度： 主要看抖动（Jitter）和相位噪声。
在数字电路设计中，我们最关心的其实是短期稳定度里的抖动，因为它直接影响建立时间和保持时间裕量。频率如果漂移太多，那就不再是“锁定”状态了。
2.1 频率稳定度的量化指标
我们一般用以下几个参数来衡量：
| 指标 | 单位 | 描述 |
|---|---|---|
| 周期抖动 (Cycle-to-Cycle Jitter) | ps | 相邻两个时钟周期的差值，最直接反映时钟边沿的短期不确定性。 |
| 长期抖动 (Long-Term Jitter) | ps | 经过多个时钟周期后，时钟边沿的累计偏差。对同步设计影响大。 |
| 相位噪声 (Phase Noise) | dBc/Hz | 频域指标，表示在载波频率偏移一定量后的噪声功率密度。通常用于模拟/RF 设计。 |
| 频率牵引范围 (Pull-in Range) | MHz | PLL 能锁定输入/输出频率的初始差异范围。超出这个范围，PLL 锁不住。 |
在时序约束里，我们通常把周期抖动量化为“时钟不确定度 (clock_uncertainty)”。比如数据手册说 PLL 输出有 ±50ps 的周期抖动，那我在 setup 检查时就会多加 50ps 的裕量。你可能会问，为什么要这么保守？因为我曾经吃过亏——忽略了抖动，结果芯片在高温低压下跑不了高频。
2.2 如何改善频率稳定度？
说到底，PLL 的频率稳定度主要取决于电源、衬底噪声以及环路滤波器设计。这里有几个我长期积累的经验：
- 给 PLL 提供干净的模拟电源域，用 LDO 隔离数字噪声。不要省这个
- 环路滤波器的电容尽量用 MIM 或 MOS 电容，避免温度变化太大影响 RC 常数
- 如果片内 PLL 抖动太大，可以考虑在芯片外部放置一个低噪声的参考晶振，或者利用片上校准电路
- 布局布线时，数字模块尽量远离 PLL 和 VCO
3. 锁定时间与频率稳定度的关系图
下面这张图直观地展示了 PLL 从起振到锁定，再到稳定工作的整个过程。锁定时间内频率一直在调整，一旦锁定标志拉高，频率进入稳定区间，但抖动依然存在。