4. PCB叠层与走线延时计算

做PCB等长设计，说到底就是在跟时间赛跑。信号从驱动端走到接收端，花了多少皮秒，能不能满足时序窗口——这些全看叠层结构和走线参数。

我记得刚入行那会儿，画过一块8层板，DDR3数据线等长约束设得死死的，结果仿真出来时序还是差点意思。后来才发现，我把微带线和带状线的延时算混了。嗯，从那以后，我对叠层和延时的关系就特别敏感。

4.1 叠层结构决定了什么？

先看一个最基础的问题：信号走在外层和内层，有什么本质区别？

• 微带线（Microstrip）——走在外层，一侧是参考平面，另一侧是空气（或阻焊）。电场一部分在PCB介质里，一部分在空气里。
• 带状线（Stripline）——走在内层，上下都有参考平面，电场完全被介质包裹。

这个区别直接影响了有效介电常数 ε_eff。微带线的 ε_eff 介于空气（ε_r=1）和介质（ε_r≈4.2）之间，而带状线的 ε_eff 就等于介质本身的 ε_r。

说白了，信号在微带线上跑得快，在带状线上跑得慢。同一根50mm的走线，放在外层和内层，延时能差出将近10ps。等长设计里，这可不是个小数目。

4.2 信号在PCB上到底跑多快？

信号传播速度的公式很简单：

v = c / √εeff

其中 c = 3×10⁸ m/s（光速），ε_eff 是有效介电常数。你想想看，信号不是在空中飞，是在介质里“挤”着走，速度自然被拖慢了。

对于FR4材料（ε_r ≈ 4.2）：

• 微带线：ε_eff ≈ 3.0~3.5 → v ≈ 1.6~1.73×10⁸ m/s
• 带状线：ε_eff = ε_r ≈ 4.2 → v ≈ 1.46×10⁸ m/s

把速度换算成单位长度延时，工程上更好用：

Tpd = 1 / v   （单位：ps/mm）

我常用的记忆方法是：微带线约 5.9 ps/mm，带状线约 6.85 ps/mm。FR4板材下基本在这个范围，心里有个数就行。

4.3 延时计算公式与工程经验值

先给出精确公式，再看工程简化。

微带线有效介电常数计算：

εeff = (εr + 1) / 2 + (εr - 1) / 2 × 1 / √(1 + 12H / W)

其中 W 是线宽，H 是介质厚度。这个公式把线宽和层厚对介电常数的影响考虑进去了。

带状线 则简单得多：ε_eff = ε_r，全填充，没有近似过程。

下面这张对比表，涵盖了日常设计中最常用的参数：

我在项目中见过很多工程师直接用“6 ps/mm”一杆子打天下，结果微带线和带状线混着走的时候，等长误差累积到十几ps，时序直接崩了。

下面这张知识体系图，帮你把从叠层到等长设计的整个链路串起来：

延时误差 = 走线长度差 × 单位延时（ps/mm）