第2章 SGMII物理层信号详解：发送差分对(TX±)、接收差分对(RX±)、时钟信号及电平标准

大家好，我是老李，做了十几年高速接口调试，跟SGMII打的交道可不少。今天咱们聊聊物理层那几根线——发送差分对、接收差分对、时钟信号和电平标准。别小看这些基础，很多时序问题，根子就出在物理层信号的理解上。

2.1 发送差分对 TX±

发送差分对，说白了就是PHY芯片往外送数据的通道。一正一负两条线，信号通过差分摆幅传递逻辑0和1。我刚开始搞SGMII时，老以为只要两根线焊通了就能跑，结果速率一上来就眼图闭了。

嗯，这里要注意：TX摆幅不是越大越好。曾经有个项目，我把摆幅调到最大想提升信号质量，结果辐射超标，还干扰了相邻通道。实际调试时建议从中间值开始，再用眼图仪验证。

发送差分对的AC耦合电容（0.1μF）也有讲究。我记得初版设计选了0402封装的电容，结果高频特性差，1.25Gbps信号过完电容就塌了。后来换成0603 X7R，好了很多。

2.2 接收差分对 RX±

接收端是信号进来的通道，挑战更大。因为信号经过PCB走线、连接器、AC耦合电容后，幅度损失、抖动累积，RX端要能把这些信号正确恢复出来。

参数	典型值	说明
输入灵敏度	≥20mV（差分）	低于此值可能无法锁定
输入共模范围	0.8V ~ 1.2V	超出范围导致误码
接收均衡	CTLE + DFE	补偿高频损耗
端接	100Ω差分（内部或外部）	反射控制关键

接收端的均衡（CTLE/DFE）是自动还是手动配置？看具体PHY。我建议前期先用自动训练模式，等稳定后再手动微调。很多问题其实是RX均衡没跟上，误码率突然飙升，调一档CTLE就好了。

2.3 时钟信号

SGMII的时钟怎么来的？两种方式：嵌入式时钟（从数据流中恢复）和外部参考时钟。我早期做FPGA+SGMII时，总搞混这两种模式，结果CDR锁不住。

• 嵌入式时钟：接收端通过CDR（时钟数据恢复）从串行数据中提取时钟，不需要独立的时钟线。要求数据流有足够跳变（8B/10B编码保证了这一点）。
• 外部参考时钟：有些设计用独立的差分时钟（比如125MHz）同时供给TX和RX。好处是CDR锁定快，坏处是多了一对走线和抖动源。

实际项目中，我遇到过外部参考时钟抖动超标导致误码率飙高的案例。那个125MHz时钟是PLL产生的，相位噪声没压住，数据一路跟着抖。换了低抖动晶振后，眼图立刻打开了。

2.4 电平标准

SGMII物理层常用的电平标准有三种：CML、LVPECL、LVDS。很多人只认CML，其实不少PCIE/SATA的PHY也用LVPECL，互相连接时就得注意电平兼容。

标准	共模电压	差分摆幅	典型功耗	应用场景
CML	1.2V	200~800mV	较低	大多数SGMII PHY
LVPECL	2.0V	600~900mV	较高	Xilinx某些GTP
LVDS	1.2V	250~450mV	最低	低速或背板互联

你想想看，如果TX端是LVPECL（2V共模），RX端是CML（1.2V共模），直接连的话RX输入的共模电压就超了。解法是加AC耦合电容，让两端直流偏置独立。再不行就加电平转换芯片。

说实话，CML是我最喜欢的标准，原因是它内部已经做好了50Ω到VCC的上拉，端接简单。SGMII规格里明确要求MAC侧输出CML电平，PHY侧也兼容CML。但有些FPGA的GTX收发器用LVPECL，这时候中间加个passive网络的方案我踩过坑——分压电阻的热噪声直接抬高了底噪，最终换了专用level shifter才搞定。

2.5 信号完整性与PCB布局注意点

说了这么多信号特性，最后补一句：差分对的阻抗控制必须精准，100Ω差分线，单端到地50Ω。走线长度差控制在5mil以内，最好等长。我见过最离谱的案例是一对差分线一个走表层一个走内层，结果skew超过200ps，眼图完全闭合。