半导体测试基础：晶圆测试、封装测试、良率概念
各位学员，今天咱们聊聊半导体测试的三大块：晶圆测试、封装测试、还有良率。这三个概念是测试工程师的吃饭家伙，搞不清楚后面写程序会吃大亏。我刚开始带项目那会儿，就因为没搞明白CP和FT的区别，让一批芯片多跑了两轮测试，被老工程师狠狠骂了一顿——嗯，从那以后我再也不敢跳过这个基础了。
晶圆测试（CP）
晶圆测试也叫CP（Chip Probing）。说白了，就是在晶圆还没切割成小颗芯片之前，用探针台扎到每个Die的焊盘上，测一遍电气性能。为什么要在晶圆上测？你想想看，一颗晶圆上几千个Die，如果等封完再测，坏Die的成本早就搭进去了。所以CP的目的就是：及早筛掉坏的，只留下好的去封装。
我在项目中遇到过一种情况：某款芯片CP测试良率只有60%，但封装后测试良率却跳到95%。当时大家都怀疑封装厂焊坏了。后来一查，是CP测试时探针接触电阻太大，把好芯片误判成坏的。所以说，CP测试的硬件环境很重要，尤其是探针卡的老化和清洁。
晶圆测试包含哪些内容？通常包括：
- DC参数测试：测漏电流、电源电流、引脚电平。
- 功能测试：用向量跑一遍逻辑功能。
- 温度测试：常温、高温、低温（视产品要求）。
- 良率Bin统计：每个Die会被归到好品、坏品、不同等级。
CP测试最重要的一点：速度快。因为晶圆上Die很多，每个Die的测试时间直接决定测试成本。我见过一些新手为了追求“全测”，把测试向量写得特别长，结果一个Die测了5秒，整个晶圆测了十几个小时，产线经理直接跑过来骂人。所以，CP测试程序一定要做向量压缩和Pattern优化。
封装测试（FT）
封装测试也叫FT（Final Test）。晶圆切完后，好Die会送去封装厂，焊上基板、打线、塑封，出来一颗颗芯片。然后送到测试厂，进行最终的成品测试。FT的目的是：确保封装后的芯片性能满足规格书，同时检测封装过程有没有引入缺陷。
封装测试与晶圆测试有什么不同？我列个表直接对比：
| 对比项 | 晶圆测试（CP） | 封装测试（FT） |
|---|---|---|
| 测试对象 | 晶圆上的裸Die | 封装好的芯片 |
| 测试设备 | 探针台+测试机 | 分选机+测试机 |
| 测试环境 | 高频低噪声，接触阻抗敏感 | 可靠封装引脚，压测条件更宽松 |
| 主要目标 | 早期筛选、降低成本 | 质量认证、参数一致性 |
| 测试向量 | 倾向于快速筛排 | 倾向于全面覆盖（含温度、高速） |
FT测试呢，通常会跑更完整的参数项。比如AC时序、JTAG边界扫描、内置自检（BIST），以及高温/低温下的全速测试。我有个教训：某款芯片CP测了常温OK，但FT在高温下大量失效。查了半天发现是封装过程中热应力导致内部微裂纹，温度一高就断开。这事之后，我养成了习惯——FT程序里一定要加高温和低温的Shmoo图，能发现很多奇奇怪怪的问题。
良率概念
良率（Yield），就是测试通过的好芯片数量 / 总测试芯片数量。这是一切测试工作的核心KPI。没有良率，就没有成本，没有利润。良率通常分三类：
- 晶圆良率：CP测试后，好Die数量 / 晶圆总Die数。一般50%~90%之间。
- 封装良率：FT测试后，好芯片数量 / 投入封装的芯片数量。通常在95%~99%之间。
- 总良率：晶圆良率 × 封装良率。这才是最终从晶圆到成品的良率。
你想想看，如果晶圆良率70%，封装良率97%，那总良率就是67.9%。每做100颗Die，最后只有68颗成品。剩下的成本都得摊到好芯片头上。所以测试工程师的首要任务，就是帮产线提升良率——但不作假。
良率还有几个常用指标：
- Bin分类：每个Die/芯片被归入好品（Pass）、坏品（Fail）、不同等级（Speed Bin）。
- 测试重复性（GRR）：同一个芯片反复测10次，看结果是否一致。如果GRR不好，良率数据不可信。
- 良率瀑布图：从CP到FT，每一站良率变化，能快速定位哪一站问题最大。
图里清晰地展示了从晶圆到成品的两个关键测试节点。CP测完的良率决定了送去封装的有效成本，FT测完的良率决定了最终出货的成品率。两个良率相乘，才是你真正应该关心的数字。很多报告只写CP良率，不写FT良率，那你就要留意了——可能是封装良率不好，他们故意藏着掖着。
最后说一句关于良率分析的：不要只看平均值，要看分布。举个例子，某款芯片CP良率整体75%，但晶圆边缘的Die良率只有40%，中心的良率90%。那就应该去查光刻或者匀胶的均匀性，而不是盲目调整测试程序。良率数据要跟物理位置结合分析，这才是靠谱的做法。