Retimer 芯片架构：四个模块，各司其职

好，咱们进入正题。一个 Retimer 芯片，说到底就是四个核心模块串起来的：输入级、均衡器、CDR、输出级。我习惯把这四个模块看作是「信号重建流水线」。

信号从进来，到出去，经历了：

• 输入级：先把信号接住，做个初步处理。
• 均衡器：把被通道损耗「吃掉」的高频分量补回来。
• CDR：从数据里把时钟「抠」出来，再重采样，让数据对齐。
• 输出级：把干净的数据发出去。

嗯，这里要注意：这四个模块不是各干各的，它们之间有很多折衷和耦合。你调均衡器的时候，CDR 的锁定质量就会受影响。你做项目久了，就会明白这种「牵一发动全身」的感觉。

输入级：信号要接得住，不能有反射

输入级的主要工作就是——把差分的微弱信号接收进来，完成阻抗匹配。说白了，它就是个模拟前端，放大信号的同时，还不能引入太多噪声。

我举个例子：你在 PCB 上跑 25Gbps 的信号，经过了一米长的走线，信号摆幅可能已经掉到 200mV 以下了。输入级得把这 200mV 的信号抬起来，让均衡器能看清楚。

这里有几个设计要点：

• 阻抗匹配：通常 100Ω 差分。我曾在项目里踩过坑，终端电阻没调准，S参数的回波损耗直接炸了。
• 共模电压：输入共模要稳定。有些 Retimer 片内集成了共模反馈，有些需要外部提供。
• 带宽：输入级的 3dB 带宽至少要到数据速率的一半。

均衡器：把被吃掉的高频找回来

均衡器是 Retimer 的「核心能力担当」。信号在通道里跑，高频分量丢得比低频多。均衡器的作用，说白了就是——做一个高通滤波，把高频补上来。

常见的均衡器有三种：

我曾经调试一个 56Gbps PAM4 的 Retimer，CTLE 的增益调高了，高频噪声也跟着放大，结果 CDR 锁定不住。后来我改成 CTLE + DFE 联合调节，才把眼图打开。

CDR：从数据里「抠」出时钟

CDR（时钟数据恢复）是 Retimer 的「心脏」。它要做两件事：

1. 从数据里提取出时钟信号。数据本身没有独立的时钟线。
2. 用这个时钟对数据进行重采样，把抖动去掉，输出一个干净的信号。

你想想看，数据里要是一串长连的 0 或 1，没有跳变，CDR 就失去参考了。这时候 CDR 会「漂」，锁相环会跑偏。

CDR 的关键指标：

• 抖动容限：它能承受多大的输入抖动？
• 锁定时间：上电后多久能锁定？一般市场要求小于 50μs。
• 跟踪带宽：能跟踪多快的频率变化？

输出级：干净地发出去

输出级的任务就是把 CDR 恢复出的干净数据，加上合适的摆幅和预加重，发给下一级芯片。它就是个 可编程的差分驱动器。

我会关注几个参数：

• 输出摆幅：从 200mV 到 1.2V 不等。太大会 EMI 超标，太小下一级收不到。
• 预加重/去加重：用来补偿输出到下一级芯片之间的走线损耗。
• 上升/下降时间：通常用 20%~80% 衡量。太快会 EMI 大，太慢会消耗眼宽。

嗯，我在一个项目里试过把输出预加重开到最大，结果眼图出现了过冲，把接收端输入级打坏了。后面我把预加重调低了两格，波形才正常。

四个模块的联合调优实战

很多人觉得 Retimer 的评估就是插上板子，看眼图。其实远远不够。我习惯用一个流程来做评估：

1. 先看输入级：测 S 参数，确认阻抗匹配。S11 < -10dB 是我的底线。
2. 再测均衡器：用 PRBS31 长码型，调 CTLE 和 DFE，观察眼图有没有垂直张开。
3. 然后看 CDR 锁定：测锁定时间，输⼊加一个频率偏差 200ppm 的信号，看它能不能锁住。
4. 最后评估输出级：接一根长走线到示波器，调预加重，看接收端眼图。

我建议你用一张评估表来做这些测试。下面这个表是我项目里常用的：

记得我在一个 112Gbps PAM4 的项目里，因为没测均衡器联合 CDR 的稳定性，结果量产回来一批芯片在高温下眼图闭合。后来加了 DFE 的 Tap 数量才解决。所以说，这四个模块不是孤立存在的，评估一定要「打通」看。