差分信号与共模噪声对 CTLE 的影响
说实话，做信号完整性这些年，我见过太多工程师在 CTLE 调试时只盯着差分幅度，却对共模噪声不管不顾。结果呢？眼图明明看着挺开，BER 就是下不去。这一章咱们就把差分信号和共模噪声的关系掰扯清楚。
差分信号的基础理解
差分信号，说白了就是两条线，一条传正信号，一条传反信号。接收端看的是两根线的电压差。这个差值的质量，直接决定 CTLE 能不能正常工作。
- 理想差分信号：Vdiff = V+ – V-，没有共模成分。
- 实际差分通道：两条路径不完全对称，走线长度差、耦合电容偏差都会引入共模偏移。
- CTLE 的工作基础：差分输入级对共模信号有天然抑制，但这个抑制能力是有极限的。
我记得有个项目，PCIe Gen5 的通道在 16GHz 时回损勉强达标，但 CTLE 自适应调出来的一直不理想。最后发现，问题出在共模噪声上——差分信号本身没问题，但叠加了共模分量后，CTLE 的线性工作点被推偏了。
共模噪声从哪里来
共模噪声不是凭空出现的。我把它总结成三类主要来源：
| 来源 | 典型场景 | 频率特征 |
|---|---|---|
| 电源扰动 | VDD 纹波耦合到差分对 | 低频为主，与开关频率相关 |
| 地弹与回流 | 大电流切换导致 GND 电位波动 | 宽频，可能在高速边沿处放大 |
| 电磁干扰（EMI） | 邻近时钟线或 RF 辐射窜扰 | 窄带或谐波 |
你看，这些噪声最终都会以共模形式出现在接收端。CTLE 虽然共模抑制比（CMRR）不错，可一旦共模幅度超过一定阈值，均衡效果就开始打折扣。
共模噪声对 CTLE 的真正影响
影响不仅仅是眼图闭合那么表面。我来拆开聊：
- 压缩线性范围：CTLE 的输入级通常是差分放大器。共模电压变化会改变晶体管的偏置点，导致增益压缩。说白了，原本能放大的差分信号，现在被共模挤占了动态范围。
- 引入确定性抖动（DJ）：共模噪声如果和数据边沿相关（比如电源同步开关噪声），会在过零点附近叠加，造成水平的跳动。这抖动很难用眼图模板直接看出来。
- 误触增益调整算法：我见过自适应 CTLE 因为共模过大而误判信道损耗。它以为高频衰减严重，拼命抬升增益，结果把噪声也一起放大了。
关键指标：CTLE 的共模抑制比（CMRR）通常在 20-40dB 之间，视频率而定。10GHz 以上的高频段 CMRR 可能会快速下降。如果共模噪声超过 200mVpp，很多 CTLE 的均衡效果会急剧恶化。
⚠️ 我曾经踩过一个坑：在一个 100G 背板项目里，CTLE 输出眼图一直残留一个“眼内毛刺”。我查了整整两天，最后拿差分探头测共模，发现是相邻通道的串扰通过参考地平面耦合进来的。CTLE 本身没问题，问题出在 PCB 走线间距和参考层完整性上。
实战中如何抑制共模噪声
遇到共模噪声，不要一上来就改 CTLE 参数。我的建议是分级处理：
- 物理层先排查：差分对内的等长、等距、参考层连续性能保证多少？共模回流路径是否通畅？
- AC 耦合电容必留：在发送端和接收端之间加串联电容（通常是 100nF），可以阻断直流共模分量。但要注意，电容本身也有谐振点，选型时得看 S21 插损。
- CTLE 低频增益别太大：共模噪声通常以低频成分为主。降低 CTLE 低频增益（比如从 6dB 降到 3dB），能减少对共模的放大。高频段该补还是补。
- 配合 DFE 做二次补偿：如果共模噪声已经造成了确定性抖动，CTLE 消除不了，交给 DFE 去后均衡也是一种务实选择。
💡 个小技巧：调试时用示波器的“Math → Common Mode”功能实时观察共模波形。如果共模噪声的峰峰值超过 100mV，且与数据速率相关，十有八九会影响 CTLE 性能。先处理共模，再调 CTLE。
嗯，这里还要提一句——CTLE 的自适应算法通常只观测差分信号幅度和 BER，不会主动感知共模状况。所以当你的 BER 怎么调都降不下来时，别忘了回头看一眼共模。
差分与共模对 CTLE 影响的结构示意
从图上你能看到，共模噪声和差分信号在接收端叠加，然后才进 CTLE。CTLE 面对的不再是干净的差分信号，而是被共模污染了的复合信号。怎么调？我自己习惯的顺序是：先读示波器的共模时域波形，确定噪声频率和幅度，再决定是改 PCB 还是改均衡参数。千万不要一味加 CTLE 增益，那样只会把共模噪声也当成有用信号来放大。