PCIe基础：总线架构、链路、lane、带宽概念
大家好，我是做PCIe底层驱动和硬件验证的。今天先聊点最基础的东西——总线架构和链路。你想想看，PCIe为什么能成为今天几乎每台电脑、每片服务器主板上的高速IO标准？说白了，它就一个字：快。但光快还不够，还得灵活、可扩展。
我记得刚入行那会儿，板上还是PCI-X总线，一个共享总线大家抢带宽，谁插的卡多谁倒霉。后来转到PCIe项目，第一次看到点对点串行拓扑，心里就两个字：清爽。没有共享仲裁，没有并行信号满天飞，每根链路都是独立的“高速公路”。
从并行到串行：为什么不用老路子？
老PCI是并行总线，32/64位数据线同时传输，看着带宽高，但信号同步、反射、串扰的问题越往上走越难搞。频率一提升，走线长度、PCB层叠、时钟抖动全是坑。我在一个工控项目里遇到过PCI-X 133MHz的板子，稍微拉长一点走线就冒CRC错误，最后不得不降速跑。而PCIe换成串行差分信号，每对线只传一比特，频率可以轻松拉到GHz级别，并且用内嵌时钟的8b/10b编码，不再需要额外的时钟线。
总线架构：树形拓扑
PCIe的拓扑结构是一个树形层次结构，从根到叶子，不像老PCI那样的共享总线。典型系统包含下面几个角色：
- Root Complex (RC)：树的根，连接CPU和内存子系统。RC内部集成了多个Root Port，每个Port可以展开一条总线。
- Switch：内部由上游端口和多个下游端口组成，负责转发事务包。我通常把Switch想象成一个高速公路立交桥——数据包进来，根据地址路由到对应的出口。
- Endpoint (EP)：挂在树末端的设备，比如显卡、NVMe SSD、网卡。EP是配置空间读写的目标方。
- Bridge：连接传统PCI总线到PCIe域，现在已经很少用了。
每个RC Root Port、每个Switch下游端口都对应一个独立的PCI Bus号段。Bus号由配置周期中的Bus/Device/Function字段决定，这一点我们后面实操配置空间时反复用到。
链路与Lane：物理通道到底长啥样？
一条PCIe链路（Link）由一组Lane组成。每个Lane是两对差分信号：Tx+/-和Rx+/-。说白了，一个Lane就是一条全双工的点对点通道。我刚开始接触时老搞混：链路的宽度（Link Width）用x1、x2、x4、x8、x16、x32表示。比如x8就是8个Lane捆绑在一起，同时传8比特。
每条Lane独立进行物理层训练、位锁定和字对齐。训练时RC和EP会协商最大公共宽度。我在一次服务器调优中遇到过降宽问题：明明是x16插槽，最终只跑了x8，原因是PCB走线长度不匹配导致信号质量差。所以你看，物理层训练不仅仅是协议问题，板级设计直接决定你拿到的实际带宽。
带宽计算：一算就明白的公式
PCIe代际和速率的关系，我整理了一个常用表：
| PCIe 代 | 单 Lane 原始速率 (GT/s) | 编码方式 | 单 Lane 有效带宽 (GB/s) |
|---|---|---|---|
| Gen1 | 2.5 | 8b/10b | 0.250 |
| Gen2 | 5.0 | 8b/10b | 0.500 |
| Gen3 | 8.0 | 128b/130b | 0.985 |
| Gen4 | 16.0 | 128b/130b | 1.969 |
| Gen5 | 32.0 | 128b/130b | 3.938 |
计算很简单：有效带宽 = 原始速率 × (有效数据占比) / 8。比如Gen1，2.5GT/s × 8/10 = 2.0Gbps = 0.250 GB/s（每个方向）。如果是x16链路，再乘以16，就是4 GB/s。我经常在性能分析时用这个公式快速估算理论极限，然后对比实际吞吐量，看看瓶颈在哪里。
一张图看懂PCIe树形拓扑
下面的SVG图把我刚才讲的RC、Switch、Endpoint和链路宽度都画出来了。你可以把这张图当作后续学习配置空间读写的导航图——每个节点都有唯一的Bus:Dev.Func编号。
图很直观：Root Complex通过一条x8链路连接到Switch，Switch再分出不同宽度的链路挂载Endpoint。每个箭头代表一条全双工的高速通道。你写配置空间扫描程序时，就要顺着这个树走到每个节点去读它的 Vendor ID、Device ID 和 Capability 链表。
小结：记住这几个数字
- PCIe是树形串行总线，RC是根，Switch是中间节点，EP是叶子。
- 每个Lane是两对差分线（Tx+/Tx- 和 Rx+/Rx-），双向同时传输。
- 链路宽度常见x1/x4/x8/x16，训练时自动协商。
- 带宽 = 原始GT/s × 编码效率 / 8 × Lane数（单方向）。