信号完整性基础：传输线、反射与串扰归纳总结
各位工程师朋友，这一章我们聊聊最基础但也最关键的东西——信号完整性。很多人一上来就调预加重、去加重、均衡系数，结果眼图还是一团糟。为什么？说白了，你连传输线是啥、反射怎么来的、串扰怎么耦合的都没搞清楚，调参就是在碰运气。我在项目中见过太多次，一个简单的端接电阻焊错了位置，整个链路从 12dB 裕量变成完全不通。
传输线：不只是两根线
PCB 上的每一条走线，在高速场景下都不是理想的导体。信号频率上去后，走线的分布电感和分布电容就开始起作用了。这时候，一条 trace 就是一根传输线。它有自己的特性阻抗 Z₀，单位是欧姆。
计算 Z₀ 的简化公式：Z₀ ≈ √(L/C)。这里 L 是单位长度电感，C 是单位长度电容。对于微带线或带状线，PCB 叠层直接决定了这个值。我习惯在板子 layout 之前就让 SI 仿真跑一遍，确认目标阻抗（通常 50Ω 单端，100Ω 差分）能否在所选叠层里实现。记得有一次，一个客户坚持要用很薄的介质层来减小板厚，结果算出来 Z₀ 只有 35Ω，整个链路根本没法匹配。
反射：阻抗不匹配的后果
信号在传输线上传播，遇到阻抗变化的地方就会产生反射。反射系数 Γ = (ZL - Z₀) / (ZL + Z₀)。当终端阻抗 ZL 等于 Z₀ 时，Γ = 0，没有反射。但现实中哪有这么理想？
反射造成的典型问题就是过冲、下冲和振铃。我在调试一个 Gen3 链路时，看到接收端波形振荡得很厉害，一测才发现发送端端接电阻值温漂后变成了 55Ω，而线缆特性阻抗是 50Ω，反射系数 0.0476，每次反射回来叠加，眼图就缩成了一团。
常见端接策略对比
| 端接方式 | 实现 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联 | 在驱动端串电阻 Rs，使 Rs+Rsrc ≈ Z₀ | 简单、低功耗 | 只能消除一次反射，对多次反射无效 |
| 末端并联 | 接收端对地接电阻 = Z₀ | 彻底吸收反射 | 直流功耗大，驱动能力要求高 |
| AC 端接 | 串联电容再接电阻到地 | 无直流功耗 | 占用面积大，低频特性差 |
| 差分端接 | 在差分对之间接一个电阻 = Zdiff | 适用于差分信号 | 单端阻抗需单独匹配 |
串扰：邻居间的"悄悄话"
走线之间靠得太近，一条线上的信号会通过电磁场耦合到相邻的线上。这就是串扰。它分为容性耦合和感性耦合，近端串扰和远端串扰。在 Gen3/Gen4 这种高速链路里，串扰会直接降低接收端信号的信噪比，严重时让误码率飙升好几个数量级。
串扰大小和哪些因素有关？最直接的就是线距和耦合长度。我一般遵循 3W 规则——线间距不小于线宽的 3 倍，这样可以基本保证近端串扰小于 5%。但要注意，差分对内两条线的间距通常很近，共模串扰反而是重点关注对象。
串扰与线距的典型关系（参考）
| 线距/线宽比 | 近端串扰（近似） | 远端串扰（近似） | 建议 |
|---|---|---|---|
| 1× | ~15% | ~8% | 不可接受 |
| 2× | ~8% | ~4% | 对低速尚可，高速需谨慎 |
| 3× | ~5% | ~2% | 建议最小值 |
| 4× | ~3% | ~1% | 安全区 |
实际项目中，我常常遇到走线层堆叠导致的两层间串扰问题。比如一条微带线和它正下方的带状线，如果中间没有完整地层隔离，垂直耦合也能串得飞起来。所以我会要求 layout 团队给每对高速信号都安排参考平面，并且在关键走线之间插入地孔隔离。
- 传输线是分析 SI 的起点——知道 Z₀ 才能谈匹配。
- 反射来自阻抗不连续——端接是消除反射的主要手段。
- 串扰是走线间的电磁耦合——3W 规则和地隔离是基本手段。
- 三个效应互相影响：反射会导致串扰幅度变化，串扰也会改变等效阻抗。
这章内容虽然偏理论，但它是后面所有调优操作的根基。没有这个基础，你调参数就像蒙着眼睛开车。我建议你们在动手调优之前，先拿一张目标板子跑一下 TDR 和 S 参数仿真，亲眼看看自己的链路里到底有多少反射和串扰。下一章我们就开始搭建仿真平台，到时候会用到今天讲的所有概念。