FPGA 开发环境搭建：从零开始跑通第一个工程

说到做 FPGA 开发，第一件事就是把“家伙事儿”备齐。我记得刚入行那会，光是装 Vivado 就折腾了两天——不是版本不对，就是 License 死活不认。

今天咱们就把 Vivado 安装、License 配置、还有基本工程流程一次捋清楚。这些基础打不牢，后面 PCIe DMA 这种复杂设计根本跑不起来。

Vivado 安装：版本选择与系统要求

Vivado 现在都到 2024.x 了，但对咱们这个课程来说，2020.1 ~ 2023.2 的版本都够用。我个人习惯用 2022.2，稳定，bug 少。

Vivado 版本	推荐系统	硬盘空间	内存要求
2020.1 ~ 2021.2	Ubuntu 18.04 / CentOS 7	~40GB	8GB+
2022.1 ~ 2023.2	Ubuntu 20.04 / RHEL 8	~60GB	16GB+
2024.1+	Ubuntu 22.04 / RHEL 9	~80GB	32GB+

安装流程其实不复杂，但有几个坑要注意：

• 安装路径不能有中文——我在项目中遇到过因为中文路径导致综合报奇奇怪怪的错
• 关闭防火墙和杀毒软件——否则安装到一半可能卡住
• 选择“Vivado HL WebPACK”版本就够了——Design Edition 多出来的功能咱们用不上

License 配置：绕不开的“门票”

说白了吧，没有 License，Vivado 就是个摆设。我用的是 Xilinx 官方的免费 WebPACK License，覆盖 99% 的日常需求。

配置流程大致如下：

1. 去 Xilinx 官网注册账号，申请免费 License
2. 收到 .lic 文件后，放到固定目录（Linux 一般是 /opt/Xilinx/Vivado/xxx.lic）
3. 打开 Vivado，点击 Help → Manage License，加载文件
4. 检查 License 状态——如果不显示“Unlimited”字样，说明没生效

基本工程流程：从创建到烧录

有了环境，咱们走一遍完整的工程流程。我把它总结成 5 个核心步骤——这也是后面 PCIe DMA 项目的操作基础。

几个关键操作的要点

创建工程——Project 类型选 “RTL Project”，勾上 “Do not specify sources at this time”。我没骗你，这个选项省事，后面慢慢加文件就行。

添加源文件——写 Verilog/VHDL 代码、添加 IP 核、还有约束文件（.xdc）。约束文件很重要，时序不达标的项目里，八成是约束写错了。

综合（Synthesis）——说白了就是把你写的 RTL 代码转成 FPGA 能懂的电路。这一步会消耗不少时间，我通常让它跑着，自己去喝杯咖啡。

实现（Implementation）——把综合后生成的网表映射到具体器件的 CLB、DSP、BRAM 上。这一步最容易爆出时序问题。我曾经有个项目，综合好好的，实现总是时序违规，最后发现是跨时钟域没处理好。

生成 Bitstream——最后这一步就是生成 FPGA 的配置文件。有朋友问我：“为什么生成 Bitstream 那么慢？” 你想想看，几十万个逻辑单元要匹配布线，能快才怪。通常 5-30 分钟，视工程大小而定。

工程目录管理的小建议

很多新手喜欢把所有文件扔在一个目录里。我一开始也这样，直到有一次需要回退版本……

我个人推荐这样组织：

project_root/
├── rtl/           # 你的 Verilog 源文件
├── ip/            # IP 核文件夹
├── constrs/       # 约束文件 .xdc
├── sim/           # 仿真相关
├── runs/          # 综合/实现结果
└── scripts/       # Tcl 脚本

嗯，到这里 FPGA 开发环境就算搭好了。后面的章节，我们会在这套环境里真正操练 PCIe DMA 的硬件设计与验证。