4. 链路训练失败常见原因概览
链路训练这件事，说白了就是让PCIe链路两端握手成功。Gen4的速率跑到16 GT/s，信号质量要求比Gen3高得多。我自己刚接触Gen4时，遇到训练失败第一反应是查硬件，后来才发现——症结千奇百怪，不见得都是焊点问题。
我把常见的失败原因归纳成几个大类。先画个整体框架，心里有个地图，后续排查才不慌乱。
知识体系：链路训练失败原因分类
下面这张图把所有原因分为四大类：电气层、协议层、配置/软件层、环境/兼容层。每一类又有你不得不防的子项。
4.1 电气层问题：信号完整性篇
Gen4 速率是 16 GT/s，UI 只有 62.5 ps。这个窗口太小了，任何信号畸变都会让接收端采样错位。我说一句实话：我见过的训练失败案例里，有将近四成源头都在电气层。
- 信号幅度不足——发射端摆幅太低，或经过长 PCB 走线衰减过大，接收端眼图张不开。
- 串扰与噪声——相邻 Lane 之间的串扰，或者参考时钟被电源噪声调制。我在项目中遇到过一条 x16 链路，中间几根 Lane 总是训练失败，最后发现是相邻高速信号线间距不够。
- 时钟抖动——参考时钟的 jitter 如果超过规范（比如 RMS 超 1 ps），接收端的 CDR 很难锁定。
- 阻抗失配——过孔、连接器、stub 导致阻抗不连续，反射信号直接破坏了信号波形。
我的经验：排查电气问题最快的方法是用示波器看眼图。不要只做单端测试，必须做差分眼图。如果眼图高度不到 200 mV 或宽度不到 50 ps，基本可以断言——训练不可能成功。
4.2 协议层问题：TS 序列与训练状态机
电气层过了关，信号进来了，但训练依然失败。这时候问题很可能出在协议层。说白了，就是两端在“握手”的过程中没能对上线。
- TS1 / TS2 序列丢失——如果一端连续发 TS1，另一端却没返回正确的 TS1/TS2 序列，链路会卡在 Detect 或 Polling 状态。我调过一个交换芯片的板子，抓包发现 TS2 的 Lane 号始终对不上。
- LTSSM 状态机死锁——比如 Recovery 状态下某些条件不满足，两端反复来回跳，就是进不了 L0。你可以在逻辑分析仪上看到 Recovery 来回三四十次。
- 速率协商失败——Gen4 从 Gen1 开始逐级升速，如果 Gen3 的协商都过不去，根本不可能到 Gen4。很多板子在升速阶段因为 EQ 参数没写好而退回到 Gen1。
- PHY 层 CRC 错误——接收端发现数据包 CRC 频繁错误，会主动发起链路复位。这种情况极易被误认为是电气问题，其实协议层也有责任。
避坑提醒：我曾经遇到一个案例，LTSSM 反复卡在 Recovery.RcvrLock 状态。抓包看信号质量不差，眼图也很漂亮。最后发现软件代码里寄存器配了个错误的 EQ 预设值——协议层的问题，往往和驱动/固件脱不开干系。
4.3 配置与软件问题：初始化链路
别以为链路训练只是硬件的事。PCIe 设备在复位之后，芯片内部的寄存器、配置空间、电源管理设置都需要正确初始化。这块儿出问题的概率，真的不小。
| 问题表现 | 常见根因 | 检查点 |
|---|---|---|
| 设备始终处于 D3hot 状态 | 电源管理状态寄存器错误 | 检查 PMCSR 寄存器 |
| 训练反复从 Config 回到 Detect | PERST# 时序不当，复位释放太晚或太乱 | 用示波器看 PERST# 与参考时钟的时序 |
| 链路宽度低于预期（如 x16 只到 x4） | 寄存器中的 MaxPayload / MaxReadReq 冲突 | 确认 Device Control 2 寄存器中的宽度协商 |
| 无法进入 Gen4 速率 | Target Link Speed 被限制为 Gen3 或更低 | 读取 Link Control 2 寄存器 |
我的习惯：遇到链路训练失败，第一件事不是拿烙铁，而是读 Link Status Register（0x12 偏移）。那个寄存器告诉你当前链路速率、宽度、以及 LTSSM 状态。很多情况下，诊断就靠这个。
4.4 环境与兼容性问题
这一块比较零散，但踩过一次坑你就永远不会忘。我把它叫作“系统级陷阱”。
- 热插拔时序——在系统运行时插入/拔除 Gen4 设备，如果主板没按热插拔时序处理 PRESENCE 信号和 PERST，链路就卡住了。很多台式机主板并不完全支持热插拔。
- PCB 布线过长——Gen4 规范推荐走线长度不超过 15~20 英寸。如果超过这个长度还不加 Retimer，训练几乎必然失败。
- 边带信号（PERST#、WAKE#、CLKREQ#）未就绪——比如 CLKREQ# 被拉低，参考时钟被关闭。设备连 Detect 阶段都过不去。我在一个笔记本项目中遇到过，BIOS 延时不够，PERST# 释放时参考时钟还没稳定。
- Retimer / Repeater 兼容性——某些早期 Gen4 Retimer 在和不同芯片组握手时，EQ 阶段会丢包。你想想看，信号明明走了 Retimer 转了一圈，结果双方没对上暗号。
4.5 一张表快速定位方向
我把上面全部原因浓缩成一张速查表。你拿着这张表去查板子，效率会高很多。
| 现象 | 最可能的根因 | 优先排查方向 |
|---|---|---|
| 训练卡在 Detect | PERST# 或参考时钟异常 | 抓电源和时钟时序 |
| 卡在 Polling.Active | 信号幅度或共模电压不对 | 示波器看差分眼图 |
| 卡在 Configuration | TS1/TS2 中 Lane 编号不匹配 | 逻辑分析仪抓训练序列 |
| 卡在 Recovery | EQ 参数冲突或 CRC 错误 | 读 EQ 控制寄存器 |
| 链路只跑到 Gen2/Gen3 | 速率协商失败或预设限制 | 检查 Link Capabilities 和 Link Control |
| 间歇性训练失败 | 时钟抖动或电源噪声 | 测量抖动频谱，检查 VR 纹波 |
一句话总结：链路训练失败的原因有规律可循。先电气层，再协议层，最后查配置和环境。别一开始就怀疑芯片坏了——九成都是信号或时序问题。