1. PCIe链路训练概述：从Reset到L0
大家好，我是负责这堂课的工程师。
做PCIe调试，第一个要啃的硬骨头就是链路训练。很多新人一上来就盯着Polling卡顿抓头，但我觉得，如果不先把整个训练过程理清楚，后面排查起来就像在迷宫里乱撞。
链路训练，说白了就是PCIe设备从物理层到链路层建立连接的过程。我刚开始调PCIe链路时，总觉得训练过程是透明的，只要插上就能用。直到有一次，板子上电后Link死活不起来，我才意识到，这里面的门道远比我想象的要多。
1.1 为什么要进行链路训练？
PCIe是一种高速串行总线。它的物理层不像传统并行总线那样有独立的时钟线。数据和时钟是嵌在一起的，信号是差分的。
你想想看，两个设备刚上电，它们的初始状态完全未知，怎么知道对方在用什么速率、用什么极性、甚至有没有设备存在？
所以，链路训练就是干这个活的：
- 发现对方：确认链路对面真的有设备
- 对齐位宽：虽然x1链路简单，但x4、x8、x16怎么对齐
- 协商速率：从Gen1开始，逐步上升到Gen2、Gen3甚至更高
- 锁定比特对齐：Block Alignment和Symbol Lock
嗯，这里要注意，这些步骤不是乱来的，它们被严格定义在几个状态机里。最常见的状态序列就是：Detect → Polling → Configuration → L0。
核心观点：链路训练是一个物理层状态机，它的目标就是把两个完全独立的设备“拉”到一个同步的、数据可交互的L0状态。
1.2 训练状态机全景图
我个人习惯把这几个状态画成一张流程图，每次排查问题时都贴出来对照。下面这张图就是PCIe链路训练的核心骨架。
小技巧： 我排查问题时，会先通过逻辑分析仪抓一下Link状态寄存器。如果状态频繁在Detect和Polling之间切换，十有八九是物理信号质量有问题，比如时钟抖动过大或差分电压不达标。
1.3 各阶段详解
现在，咱们一个个阶段过一遍。我会把重点放在那些容易出问题的地方。
1.3.1 Detect阶段
这是起点。设备通过检测接收端的阻抗变化或者电气空闲退出，来确认对面是否存在。
关键检查点：
- 接收端是否已经有偏置电压
- 交流耦合电容是否正常
- 共模电压是否在规范范围内
我记得有一次，板子Layout疏忽，焊反了一颗电容，结果Detect阶段始终无法完成。查了两个小时才发现。
1.3.2 Polling阶段（重中之重）
这就是我们课程标题里提到的核心。Polling阶段有三件大事：
- Bit Lock（比特锁定）：接收器要能从收到的串行数据流中恢复出时钟，并锁定到正确的相位。说白了，就是找到眼睛图的采样点。
- Symbol Lock（符号锁定）：8b/10b编码的时代，你需要找到10位码组的边界。如果找不到，就没法解码出正常的训练序列（TS1/TS2）。
- 速率协商：设备从Gen1（2.5GT/s）开始，接收器确认能锁定后，再尝试跳转到更高Gen。
避坑指南： 我曾经遇到过一种情况，板子在某种电压下Polling能过，在另一种电压下就卡死。后来发现是电源去耦不足，导致信噪比恶化，Symbol Lock在临界状态反复失败。所以，检查电源纹波也是Polling排查的重要一步。
1.3.3 Configuration阶段
这个阶段用来配置链路宽度和编号。举个例子，x8的插槽只插了x4的卡，这里就会协商出x4链路。同时会进行Lane到Lane的去偏斜，确保每个通道的数据对齐。
需要关注的寄存器：
- Link Status Register（LSR）中的Negotiated Link Width
- Link Control Register（LCR）中的Enable Link Retrain
Configuration阶段出问题，很多情况是ASPM设置不当，或者链路宽度协商逻辑有误。
1.3.4 L0状态
恭喜，成功进入L0！在这里，正常的TLP、DLLP可以开始传输。但L0不是终点，如果进入低功耗或链路错误，它会快速跳到Recovery状态。
1.4 常见状态转换与错误
为了让你更直观地识别，我整理了一个表格，列出从Detect到L0各阶段可能遇到的典型问题。
| 阶段 | 成功标志 | 常见故障 | 排查方向 |
|---|---|---|---|
| Detect | 发现链路宽度变化 | 接收器始终高阻 | PCB走线、交流耦合电容、供电 |
| Polling | Symbol Lock & TS1/TS2检测 | 卡在Polling、Bit Lock反复失败 | 时钟抖动、差分电压、参考时钟 |
| Configuration | Lane编号完成、去偏斜完成 | 宽度协商失败、去偏斜超时 | Lane交换机制、去偏斜算法 |
| L0 | 数据包正常收发 | 频繁进入Recovery | 信号完整性、CRC错误 |
1.5 我为什么强调要搞懂这些
很多工程师遇到Polling卡顿，第一反应是换驱动或者升级BIOS。其实，绝大多数物理层问题，用驱动是修不了的。
举个真实的例子：我调过一块板子，在Polling阶段毫无征兆地卡住。用示波器测差分信号，发现眼图质量很差，闭合得像一条线。替换时钟芯片后，问题立即消失。如果我不懂链路训练流程，可能还在疯狂刷软件。
所以，搞懂这些状态机，就是给了你一把手术刀，而不是一把大锤。你可以精确地知道，问题出在比特锁定还是符号锁定，是电压问题还是时序问题。
嗯，这就是链路训练的全景。从Reset到L0，每一步都环环相扣。后面我们会带着这个框架，深入每个细分场景，特别是Polling的那些坑。