📚 课程目录第3章硬件复位实现

硬件复位实现：复位引脚、复位控制器、复位信号生成

复位，说白了就是把芯片内部所有状态机、寄存器、计数器全部“归零”的一锤子买卖。你想想看，上电那一刻，电源电压还在抖，时钟还不稳，内部节点全是X态——要是没有一套可靠的复位机制，芯片第一个时钟边沿就有50%概率跑飞。我在项目中见过一块板子，因为复位信号毛刺刚好把MAC层状态机打到了非法状态，整个以太网链路死活不通，查了两天才定位到复位输入没做毛刺滤波。所以本章我们就从硬件落地角度，把复位引脚、复位控制器和信号生成这三块说透。

复位引脚：芯片的“重启键”

大多数PCIe芯片至少有一根专用的复位输入引脚，通常叫PERST#（PCIe规范里定义的复位信号）。它是个低电平有效的信号，外部由主板或电源管理芯片驱动。这根引脚会直接连到芯片内部的复位控制器。我习惯在设计时给这个引脚加上内部上拉和施密特触发缓冲，防止悬空时误复位。

为什么要有外部复位引脚？因为有些场景下系统需要强制整颗芯片重新初始化——比如配置空间写错了，或者链路协商失败后热复位。另外，PCIe规范里还定义了Fundamental Reset（根本复位）和Hot Reset（热复位）。Fundamental复位必须由PERST#或者电源重新上电触发；热复位则可以通过数据链路层的TS1序列发起。我们这里先聚焦硬件引脚上给的这位“老板”。

关键点：PERST#低电平脉宽必须满足PCIe规范的最低要求——至少100μs。如果主板拉低了不足100μs就释放，芯片可能只完成了部分复位，后续链路训练会卡在某个状态。曾经有一个客户的设计，用了GPIO模拟PERST#，拉低时间只有10μs，结果芯片每次冷启动Link Training都超时。

常用复位信号类型对比
复位类型	触发源	作用范围	典型脉宽
POR（Power‑On Reset）	电源检测电路	全芯片数字逻辑	跟随电源稳定时间
PERST#（外部复位引脚）	主板/电源管理IC	全芯片（含PCIe PHY）	≥100μs
看门狗复位	内部看门狗计数器	大部分数字逻辑（可配置）	约1～16个时钟周期
软件复位（Warm Reset）	配置寄存器写操作	根据寄存器掩码，可跳过PHY	由软件控制

复位控制器：谁在管理复位？

芯片内部不会直接把引脚信号扔给所有触发器——那样一来去往不同时钟域的信号时序根本无法收敛。复位控制器承担三个职责：

多源仲裁：POR、PERST#、看门狗、软件复位等，谁有权触发复位？优先级怎么定？用状态机排队。
时序整形：把外部异步复位信号同步到内部各时钟域，同时生成固定宽度的复位脉冲，避免窄毛刺。
分域复位：有些模块（如L1 Substates的电源岛）在复位期间可以跳过，或者只复位部分逻辑。

我以前接手的某个芯片，复位控制器用一个简单的FSM来实现：空闲态检测到任一复位请求后，进入“Assert”态，等待同步计数器计满指定周期（比如1024个系统时钟），然后进入“Deassert”态，再等一段去毛刺时间后才返回空闲。这个设计对于慢时钟域没问题，但如果某个域工作在1.5GHz……同步器本身就容易出亚稳态。后来我改成双级同步再加一段“延长释放”逻辑，才真正稳定。

实用技巧：复位释放建议用“异步断言、同步释放”的结构。也就是复位拉低时所有触发器立刻置零（不管时钟），但复位释放时必须等目标时钟采样到两次高电平之后才放开。这样可以保证释放时刻不是亚稳态。

复位信号生成：从源头到终点

复位控制器输出的是全局复位信号（比如rst_n_g）。但这个信号会经过时钟域交叉、电源域隔离、门控单元，最后（也可能不）到达每个触发器的复位端。这里有几个常见陷阱：

时钟域交叉：全局复位信号跨异步时钟域时，必须用两级或多级同步器，否则可能产生亚稳态导致复位不完全。我一般会在每个时钟域入口放一个“复位同步单元”。
去毛刺：外部输入复位引脚可能受EMI耦合产生短于1ns的负脉冲。复位控制器内部必须做数字滤波——连续采样N个时钟周期都保持低电平才认为是有效复位。N取多少？我通常取3到5，再大就牺牲响应时间了。
复位树扇出：现代芯片上万个触发器，一个复位网络扇出不亚于时钟树。业界做法是复用时钟树的路由架构，把复位信号当作时钟来控制。但注意复位信号不能穿门控时钟逻辑，否则有时候门控关了复位也送不过去。

// 常用的异步复位同步释放模块 (Verilog)
module rst_sync (
    input  wire clk,          // 目标时钟
    input  wire rst_n_async,  // 异步复位输入
    output wire rst_n_sync    // 同步释放的复位输出
);
    reg [1:0] sync_reg;
    always @(posedge clk, negedge rst_n_async) begin
        if (!rst_n_async)
            sync_reg <= 2'b0;
        else
            sync_reg <= {sync_reg[0], 1'b1};
    end
    assign rst_n_sync = sync_reg[1];
endmodule

为什么这个代码有效？因为有异步复位端的存在，sync_reg在复位时直接被置为0，无需依赖时钟。释放之后sync_reg[1]要等第二个时钟上升沿才会变成1，自然实现了同步释放。

警惕：如果你的综合工具把这个sync_reg映射成没有异步复位的寄存器，那代码等于白写。务必在综合约束里指定set_dont_touch或者用库提供的专用复位同步器单元。我在SDC里养成了一个习惯：把所有复位同步路径标记为false_path，但要求工具保留异步复位端口连接。

这个流程图中你会发现，来自不同复位源的中断先汇集到复位控制器裁定优先级，然后生成一路或多路全局复位，再经过分域控制（屏蔽不需复位的子域），最后每个时钟域内部再做一次同步处理。我实际画版图时，还会把复位同步器放在每个时钟域的根部，前后加上缓冲链，保证扇出均匀——这个有点像时钟树综合，但复位树的“树根”更粗。

嗯，这里要额外提醒一句：复位信号在进入门控时钟区域之前，千万别被clock gating关掉。有些工程师为了省功耗，用组合逻辑对复位做“门控”，结果模块sleep之后再也醒不过来。我用一个非常傻的办法保证：永远让复位信号走独立电源域且与时钟门控无关。