1. 课程导入与工程全景
在先进逻辑、存储与功率器件产线上，良率从来不是某一个工序单独决定的，而是由“缺陷产生—缺陷被检出—缺陷被分类—缺陷被量测—根因被定位—工艺被修正—修正效果被验证”这一整条信息链共同决定。KLA 在晶圆制造中的核心价值，正是把这条链上的检测（Inspection）与量测（Metrology）两类数据打通，形成可闭环、可追溯、可反馈到工艺的良率提升工程体系。本课程围绕这条闭环展开，从设备与数据基础，到缺陷检测、缺陷复检与分类、关键尺寸与薄膜量测、数据分析与根因定位，再到与 APC/FDC 的联动和良率提升实战。
先把几个关键术语界定清楚，后续章节会反复使用。缺陷检测关注“有没有异常、异常在哪里”，典型输出是缺陷坐标、缺陷尺寸、缺陷类别和 Defect Map；量测关注“参数是多少、是否落在规格内”，典型输出是 CD、膜厚、套刻、电阻等数值及其分布；复检与分类（Review & Classification）把检测发现的缺陷放到 SEM/光学复检台上确认形貌并归类；良率通常分为 Line Yield（线上良率，关注 wafer 是否报废）和 Die Yield（芯片良率，关注每片可用的 die 比例）。闭环的含义是：检测/量测结果不能只停留在报表，而要能触发工程判断，并最终改变工艺参数或设备状态，再通过下一轮检测/量测验证效果。
从工程全景看，这套体系可以分成五层。最底层是设备与传感层：KLA 的明场/暗场缺陷检测机台、电子束检测、CD-SEM、光学膜厚与套刻量测机台，以及它们产生的图像、信号和坐标数据。往上是数据与坐标层：所有结果必须统一到晶圆坐标系（Wafer Coordinate System），并处理 notch 方向、die 坐标与设计版图（Layout）的映射关系，否则缺陷与版图对不上，后续分析全部失效。第三层是缺陷与量测分析层：Defect Map 叠加、缺陷 Pareto、空间特征分析、CD/膜厚趋势与均匀性分析。第四层是根因与关联层：把缺陷簇与设备腔体、工艺步骤、批次、时间窗口做关联，常用到 Commonality 分析、SPC 控制图和 Wafer Map 签名识别。最上层是闭环执行层：与 APC（先进过程控制）、FDC（故障检测与分类）联动，调整工艺配方、触发设备维护或拦截异常批次。
理解这张全景图后，学习路径就清晰了。建议按“先建立坐标系与数据语言，再学检测与量测两类手段，最后进入分析与闭环”的顺序推进。具体来说：先掌握晶圆坐标系、Die 坐标、Notch 方向与版图映射，这是所有后续分析的地基；然后分别学习缺陷检测的灵敏度/捕获率/误报率权衡，以及 CD、膜厚、套刻等量测的精度、重复性与匹配性指标；接着进入缺陷复检与分类、Defect Map 与 Pareto 分析、空间签名识别；最后学习如何把分析结论接入 APC/FDC，完成一次真实的良率提升闭环。
为了让“闭环”不停留在概念上，这里给出一个贯穿课程的简化示例场景（以下参数均为教学假设，用于说明方法，不代表任何实际产线数据）。假设某批次 25 片晶圆在 Metal 2 刻蚀后做暗场检测，检测机台报告某片边缘区域缺陷数从基线 12 颗/片突增到 180 颗/片，缺陷尺寸集中在 0.08～0.15 μm。工程判断路径如下：
- 确认数据有效性：检查该片检测配方是否与基线一致，排除机台灵敏度漂移或坐标偏移导致的假突增。
- 复检与分类：抽样 20 颗缺陷送 SEM 复检，若其中 16 颗为“残渣型”缺陷，则类别明确为 Etch Residue。
- 空间特征分析：把缺陷坐标叠加到 Wafer Map，若集中在边缘 3～5 mm 环带，则指向刻蚀均匀性或边缘气流/温度问题。
- 关联分析：用 Commonality 检查该片经过的刻蚀腔体、清洗腔体与时间窗口，锁定某腔体在特定维护周期后出现异常。
- 闭环执行：对该腔体触发 FDC 报警并安排维护，同时把该批次后续晶圆 Hold 待复检；维护后下一批检测缺陷数回落到 15 颗/片以内，闭环验证通过。