1. 3D NAND存储结构与高深宽比刻蚀需求
3D NAND 把原本平铺在硅片表面的存储单元“竖起来”，用垂直堆叠换取单位面积上的存储密度。理解这一结构变化，是理解高深宽比（HAR）刻蚀为何成为整条工艺链核心的前提。本节从堆叠层架构、存储单元串结构、通道孔与栅线槽的工艺挑战三个层面展开，并说明刻蚀在器件制造中的地位。
一、堆叠层架构：交替薄膜构成的“千层饼”
3D NAND 的基本结构是在衬底上交替沉积两种材料：一种是后续要被替换成金属栅极的牺牲层（早期用多晶硅，主流用氮化硅 Si₃N₄），另一种是层间绝缘的氧化物（SiO₂）。一对“氧化物/氮化物”构成一个存储层单元，重复堆叠 N 次就得到 N 层堆叠。以当前主流产品为例，堆叠层数已从 32 层、64 层、128 层推进到 200 层以上，部分产品超过 300 层。
设单对 ON 层厚度为 tpair，则总堆叠高度 H ≈ N × tpair。若 tpair ≈ 40 nm、N = 200，则 H ≈ 8 μm。这个数字直接决定了后续刻蚀的难度：要在 8 μm 深度上打出直径仅约 100 nm 的孔，深宽比（AR = 深度/直径）可达 80:1 甚至更高。作为对比，平面逻辑器件中的接触孔深宽比通常只有 5:1～10:1，两者不在同一量级。
堆叠层并非只有 ON 对。实际结构中还包含：底部选择栅（BSG）、顶部选择栅（TSG）、以及位于堆叠顶部的硬掩模层（如氮化硅或非晶碳）。这些层在刻蚀选择比和形貌控制上各有要求，是刻蚀配方分段设计的重要依据。
二、存储单元串结构：从通道孔到存储单元
3D NAND 的存储单元不是单独制造的，而是沿通道孔内壁“长”出来的。一个完整的存储单元串（cell string）自外向内依次为：金属栅极 → 阻挡层（blocking oxide）→ 电荷存储层（氮化硅）→ 隧穿层（tunnel oxide）→ 多晶硅沟道 → 中心填充介质。这层“ONO + 多晶硅”的同心结构，是在通道孔刻蚀完成后，通过原子层沉积（ALD）等工艺逐层保形沉积形成的。
因此通道孔刻蚀的质量直接决定存储单元的电学性能：孔壁若出现弯曲（bowing）、锥度异常或侧壁粗糙，会导致 ONO 厚度不均、栅极与沟道耦合变差，表现为阈值电压漂移、编程/擦除窗口收窄。孔底若未完全打开到衬底，则整串单元无法导通，形成开路失效。
栅线槽（slit / word line cut）是另一类关键结构。它贯穿整个堆叠，把连续的栅极层切成独立的字线，同时为后续用金属替换牺牲层提供通道。栅线槽的宽度通常比通道孔大，但深度相同，同样要求高深宽比刻蚀，且对侧壁垂直度和底部形貌有严格要求。
三、高深宽比刻蚀的工艺挑战
HAR 刻蚀的核心矛盾在于：既要向下刻得深，又要保持侧壁不横向扩展，还要让离子和自由基能到达孔底。随着深度增加，到达底部的离子通量因角度分布和散射而衰减，刻蚀速率下降；同时侧壁受到的离子轰击减少，钝化与刻蚀的平衡更难维持，容易出现锥度（taper）、弯曲（bowing）和扭结（twisting）。
工程上通常用“刻蚀速率随深度衰减”和“临界尺寸（CD）随深度变化”来表征。一个典型的教学示例：目标孔直径 100 nm、深度 6 μm，若顶部 CD 为 100 nm、底部 CD 为 70 nm，则锥度约为 (100−70)/2/6000 ≈ 0.0025 rad，即约 0.14°。看似很小，但在 200 层堆叠中累积后，底部 CD 可能不足以容纳完整的 ONO 和多晶硅填充，导致填充空洞。
为应对这些挑战，工艺上采用高深宽比反应离子刻蚀（HAR RIE），配合氟碳气体（如 CF₄、C₄F₈、CHF₃）与钝化气体（如 O₂、Ar）的交替或混合，利用“刻蚀—钝化”循环维持各向异性。同时引入脉冲射频、双频偏压、低温静电吸盘等手段调节离子能量与自由基分布。这些内容将在后续章节逐一展开。
四、刻蚀在器件制造中的核心地位
在 3D NAND 制造流程中，刻蚀不是一道孤立工序，而是串联起沉积、光刻、填充、替换等多道工序的枢纽。通道孔刻蚀决定了存储单元串的几何框架；栅线槽刻蚀决定了字线分割与金属替换的可行性；后续的阶梯刻蚀、接触孔刻蚀同样依赖 HAR 刻蚀能力。可以说，3D NAND 的层数能堆多高、密度能做多大，很大程度上取决于刻蚀能打多深、打多直。
下图以存储单元串的径向剖面为对象，展示从通道孔到完整单元串的结构关系，以及通道孔与栅线槽在堆叠中的位置与深宽比对比。
从图中可以看到，通道孔与栅线槽共享同一堆叠高度，但几何尺度不同，对刻蚀配方和终点检测的要求也不同。通道孔更关注 CD 均匀性和底部打开，栅线槽更关注侧壁垂直度和深度一致性。两者共同构成 3D NAND 高深宽比刻蚀的核心对象。