4. 共模抑制比 (CMRR)
说实话，做仪表放大器设计，我最怕听到的就是「共模干扰」这四个字。CMRR要是做不好，前面所有的努力基本白费。今天咱们就好好聊聊这个指标。
4.1 CMRR的定义：到底在衡量什么？
CMRR的全称是Common Mode Rejection Ratio，中文叫共模抑制比。它的定义很简单：差模增益除以共模增益。
CMRR = Ad / Acm通常我们用dB来表示：
CMRR(dB) = 20 * log10(Ad / Acm)你想想看，理想情况下，仪表放大器只放大两个输入端的差值，对共模信号完全无动于衷。但现实世界哪有那么完美？总会有那么一点点共模信号漏进来，变成了差模输出。CMRR就是衡量这个「漏进来多少」的指标。
举个例子。假设你的仪表放大器增益是100倍，CMRR是100dB。输入端有1V的共模噪声，输出端会看到多少？
等效输入共模误差 = 1V / 10^(100/20) = 1V / 100000 = 10μV
输出误差 = 10μV * 100 = 1mV嗯，1mV的误差，在精密测量中已经不小了。我做过一个心电信号采集的项目，心电信号本身才几毫伏，要是CMRR不够，工频干扰直接淹没了有用信号。
核心理解：CMRR本质上衡量的是放大器对共模干扰的「免疫力」。数值越高，抗干扰能力越强。
4.2 影响CMRR的因素：两大元凶
在实际设计中，CMRR做不高的原因主要有两个：电阻失配和运放本身的有限CMRR。咱们一个一个说。
4.2.1 电阻失配：最容易被忽视的杀手
经典的三运放仪表放大器结构，大家应该都熟悉。第一级是两个运放构成的差分输入级，第二级是差分转单端。CMRR主要受第一级的电阻匹配精度影响。
我直接给公式吧，这个公式我当年推导过好几遍：
CMRR ≈ (1 + 2R1/Rg) / (4 * ΔR/R)其中ΔR/R是电阻的相对失配度。看出来了吗？CMRR和电阻失配度成反比。
举个例子：
| 电阻失配度 | 增益=10 | 增益=100 | 增益=1000 |
|---|---|---|---|
| 0.1% | 68 dB | 88 dB | 108 dB |
| 0.01% | 88 dB | 108 dB | 128 dB |
| 0.001% | 108 dB | 128 dB | 148 dB |
看到没？增益越高，电阻失配的影响越小。这也是为什么仪表放大器通常在高增益下CMRR表现更好。我有个血的教训：曾经为了省成本用了1%精度的电阻，结果CMRR死活做不上80dB，后来换成0.1%的薄膜电阻，问题立刻解决。
注意：电阻的温度系数也很关键。即使室温下匹配很好，温度一变，失配就出来了。我建议用同一批次、同一型号的电阻，最好是在同一个基板上的电阻网络。
4.2.2 运放本身的有限CMRR
很多人以为用了高CMRR的运放就万事大吉，其实不然。运放本身的CMRR也是有限的，而且会随着频率升高而下降。
典型运放的CMRR频率特性：
低频CMRR：100-120 dB
1kHz时：可能降到80-90 dB
10kHz时：可能只有60-70 dB为什么会这样？说白了，运放内部的差分对管不可能完全对称，寄生电容也不一样。频率一高，这些不对称性就暴露出来了。
我做过一个项目，需要在10kHz下保持100dB以上的CMRR。翻遍了运放手册，最后选了ADA4528，它的CMRR在10kHz时还能有110dB。选型真的很重要。
4.3 如何提升CMRR：实战经验总结
这部分是我最想分享的。提升CMRR没有银弹，需要从多个维度同时下手。
4.3.1 电阻匹配：精度和布局两手抓
- 选高精度电阻：至少0.1%，最好0.01%。我个人习惯用Vishay的薄膜电阻网络，匹配度能做到0.005%。
- 用电阻网络：单个电阻匹配再好，也不如集成在一个基板上的电阻网络。温度漂移一致，匹配度更高。
- PCB布局对称：电阻要对称放置，走线长度一致。我曾经因为走线不对称，硬生生把CMRR拉低了10dB。
4.3.2 运放选型：别只看数据手册
- 关注高频CMRR：数据手册上通常只给直流CMRR，但你的信号是有带宽的。一定要看CMRR vs Frequency曲线。
- 选低偏置电流的运放：偏置电流会在电阻上产生压降，破坏共模平衡。JFET或CMOS输入的运放通常更好。
- 注意共模输入范围：运放的CMRR只在特定共模范围内有效。超出范围，CMRR会急剧恶化。
4.3.3 电路设计技巧
- 增加第一级增益：从公式可以看出，增益越高，电阻失配的影响越小。我一般会把第一级增益设到10倍以上。
- 使用屏蔽和防护：共模干扰通常来自外部。在PCB上做屏蔽环，或者用guard ring技术，能有效提升CMRR。
- 差分滤波：在输入端加共模扼流圈，能滤除高频共模干扰。但要注意，扼流圈的寄生参数会影响差模信号。
我的小技巧：在调试时，可以用信号发生器在输入端加一个共模信号，然后用示波器看输出。如果输出有变化，说明CMRR不够。我曾经用这个方法找到了一个PCB布局的问题——差分走线间距不一致，导致寄生电容不匹配。
4.4 一个实际案例：CMRR优化前后对比
最后分享一个我实际做过的案例。设计一个增益100倍的仪表放大器，目标CMRR在1kHz时大于100dB。
初始设计：
- 电阻精度：1%
- 运放：LM358（CMRR典型值80dB）
- PCB布局：随意走线
- 实测CMRR：72dB @ 1kHz
优化后：
- 电阻精度：0.1%薄膜电阻网络
- 运放：ADA4528（CMRR 110dB @ 1kHz）
- PCB布局：对称走线，加屏蔽环
- 实测CMRR：108dB @ 1kHz
从72dB到108dB，整整提升了36dB。你说这些细节重不重要？
好了，关于CMRR就聊这么多。记住一句话：CMRR不是设计出来的，是「抠」出来的。每一个电阻、每一条走线、每一个元件的选择，都在影响最终的结果。下次咱们聊聊噪声，那也是仪表放大器设计中的另一个大坑。