4. 音频采样率转换（SRC）：同步SRC与异步SRC、SRC对性能的影响、高质量SRC算法选型

采样率转换，圈里人常叫它 SRC。这玩意儿看着不起眼，但搞不好就是整个音频管线的性能黑洞。我见过太多项目，音质调得漂漂亮亮，一上 SRC 就崩——要么爆音，要么 CPU 飙到 80%。

说白了，SRC 就是把音频从一个采样率变成另一个。比如你手机里存的是 44.1kHz 的 CD 音质，但声卡只支持 48kHz，那就得转。问题在于，这个「转」的过程，远比你想象的要复杂。

4.1 同步 SRC 与异步 SRC 的本质区别

先搞清楚一个基本分类。同步 SRC 和异步 SRC，名字听着像，但底层逻辑完全不同。

对比维度	同步 SRC	异步 SRC
时钟关系	输入输出时钟同源，比率固定	输入输出时钟独立，比率可变
典型场景	文件转码、离线处理	实时流、蓝牙 A2DP、USB Audio
实现复杂度	低，可用固定系数滤波器	高，需要自适应重采样
延迟	可预测，通常较低	较高，且存在抖动
音质损失	可控，取决于滤波器设计	容易引入采样点抖动和噪声

同步 SRC，我习惯叫它「死比率转换」。比如从 48kHz 转到 96kHz，比率就是固定的 1:2。这种情况下，你可以预先设计好滤波器系数，用多相滤波器结构高效实现。性能开销主要就是滤波器的阶数。

异步 SRC 就麻烦多了。输入和输出的时钟各自独立，比率不是整数，甚至可能在运行中漂移。我记得有一次做蓝牙音频项目，手机端的时钟和耳机端的时钟差了 40ppm，听着不多，但跑 10 分钟就能累积出一个采样点的偏移。如果不做异步 SRC，要么爆音，要么丢帧。

4.2 SRC 对性能的影响——不只是算力问题

很多人觉得 SRC 就是算算乘加，能有多费劲？其实不然。SRC 对性能的影响体现在三个层面：计算量、内存带宽、以及缓存行为。

先看计算量。一个典型的线性插值 SRC，每输出一个采样点只需要 2 次乘加。但高质量 SRC 呢？我用过 128 阶的 FIR 滤波器做 SRC，每输出一个采样点需要 128 次乘加。如果采样率从 44.1kHz 转到 48kHz，输出采样率是 48kHz，每秒就是 48,000 × 128 = 6.14M 次乘加。单看这个数字还行，但别忘了，这是单通道。如果是 8 通道的环绕声，那就是 49M 次乘加。在嵌入式平台上，这已经相当可观了。

内存带宽的问题更隐蔽。SRC 需要维护一个输入采样缓冲区，滤波器系数表，以及中间状态。如果滤波器阶数高，系数表可能几百 KB。在缓存小的芯片上，每次 SRC 处理都会导致缓存 miss，性能直接腰斩。

我整理了一个性能对比表，基于我实际测试过的几个方案：

SRC 方案	每采样点乘加数	系数表大小	延迟（采样点）	THD+N（典型值）
线性插值	2	0	0.5	-60 dB
三次样条	8	0	2	-80 dB
64 阶 FIR 多相	64	64 × 相数	32	-100 dB
128 阶 FIR 多相	128	128 × 相数	64	-120 dB
IIR + 补偿	~20	小	可变	-90 dB

4.3 高质量 SRC 算法选型

选 SRC 算法，本质上是在 音质、延迟、算力 三者之间做权衡。没有银弹，只有最适合你场景的方案。

我个人把常见的高质量 SRC 算法分成三类：

4.3.1 基于 FIR 的多相滤波器

这是工业界最主流的选择。核心思路是：预先设计一个高精度的低通滤波器，然后按相位拆分成多个子滤波器。运行时根据输入输出采样点的相位偏移，选择对应的子滤波器做卷积。

优点很明显：音质可控，延迟固定，适合离线处理和低延迟实时场景。缺点就是系数表大，内存开销高。

// 伪代码：多相 FIR SRC 核心逻辑
// phase_index 由输入输出采样率比率决定
float process_sample(float *input_buffer, int phase_index) {
    float output = 0.0f;
    for (int i = 0; i < FILTER_TAPS; i++) {
        output += input_buffer[i] * polyphase_coeffs[phase_index][i];
    }
    return output;
}

4.3.2 基于 IIR 的级联积分梳状（CIC）加补偿

CIC 滤波器结构简单，不需要乘法器，只用加减法和寄存器。非常适合 FPGA 或低端 MCU。但 CIC 的通带衰减很大，必须加 FIR 补偿滤波器。

我在一个智能音箱项目中用过 CIC + FIR 补偿的方案。CIC 负责大比率降采样，FIR 补偿负责修正通带平坦度。整体算力比纯 FIR 方案低了 60%，但延迟增加了约 10ms。对于语音唤醒场景，这个延迟可以接受。

4.3.3 基于拉格朗日插值的自适应 SRC

这种方案主要用于异步 SRC。它不依赖固定的滤波器系数，而是根据输入输出采样点的相对位置，动态计算插值权重。优点是灵活性高，能处理任意比率转换。缺点是音质受插值阶数限制，高阶插值容易引入振铃。

嗯，这里要注意：拉格朗日插值在阶数超过 5 之后，数值稳定性会变差。我一般只用 3 阶或 4 阶，配合一个后置的低通滤波器来压制混叠。

4.4 一张图看懂 SRC 选型逻辑

下面这张图是我自己总结的 SRC 选型决策流程。每次做新项目，我都会先过一遍这个逻辑，避免拍脑袋选方案。

4.5 避坑指南——我踩过的几个 SRC 坑

最后分享几个实战中容易翻车的地方。这些坑我基本都踩过，写出来希望你能绕过去。

• 滤波器设计时忽略了通带纹波：我曾经设计了一个 128 阶 FIR 滤波器，阻带衰减做到了 -140 dB，但通带纹波有 0.1 dB。结果 SRC 之后，高频段出现了明显的「金属声」。后来把通带纹波压到 0.01 dB，问题解决。记住：阻带衰减不是唯一指标，通带平坦度同样重要。
• 异步 SRC 的锁相环带宽没调好：带宽太宽，会跟踪输入时钟的抖动，导致输出采样点抖动；带宽太窄，跟不上时钟漂移，导致缓冲区溢出或欠载。我一般把 PLL 带宽设在 10-50 Hz 之间，具体值取决于时钟源的质量。
• 多通道 SRC 没有做 SIMD 优化：在 ARM Cortex-A 系列上，用 NEON 指令集做 FIR 滤波，性能可以提升 4-6 倍。如果只是写 C 循环，CPU 会被白白浪费掉。我习惯用汇编或 intrinsic 手写关键路径。
• 忽略了 SRC 的群延迟：在反馈环路中使用 SRC，群延迟会导致环路稳定性问题。比如主动降噪系统里，SRC 引入的延迟可能让降噪效果变差甚至自激。这种情况下，要么选低延迟 SRC 算法，要么重新设计环路。