1. 课程定位与基准测试全景

量子纠错译码器是连接“物理噪声”与“逻辑性能”的关键中间件。它接收综合测量电路产生的综合征数据，推断最可能的物理错误模式，并输出用于实时修正的泡利框架。译码器性能基准测试的核心目标，不是单纯比较某个算法跑得快不快，而是回答一个工程问题：在给定的物理噪声模型、码距、测量电路和硬件约束下，该译码器能否把逻辑错误率压到目标阈值以下，同时满足实时延迟与资源预算。

因此，基准测试必须建立一条从物理层到逻辑层的完整评估链。物理层输入包括比特翻转率、相位翻转率、测量错误率、门错误率以及综合征提取电路的时序结构；译码层关注解码延迟、吞吐量、内存占用与逻辑资源；逻辑层最终输出逻辑错误率、阈值表现与有效码距。只有把这三层指标放在同一坐标系中，才能避免“单点指标漂亮、系统不可用”的误判。

四个关键指标各自回答什么问题

逻辑错误率 P_L 是最终判据。它通常以“每轮逻辑操作出错概率”或“每逻辑比特每轮出错概率”表示。基准测试中不能只报一个点值，而应给出 P_L 随物理错误率 p 变化的曲线，并拟合出 P_L ∝ (p/p_th)^⌊(d+1)/2⌋ 的标度关系。例如在示例性假设中，表面码 d=3、p=0.1% 时 P_L 约为 1e-4 量级，d=5 时降至 1e-6 量级；若实测曲线在 d 增大时没有明显下压，说明译码器未能有效利用额外冗余，或噪声模型与译码假设不匹配。

解码延迟 t_dec 决定纠错能否跟上综合征产生节奏。对超导体系，一个综合征提取轮次约 1 μs 量级，译码器必须在下一轮数据到达前完成当前帧解码，否则需要引入“延迟缓冲”并付出额外逻辑错误代价。基准测试应分别记录平均延迟、P99 延迟和最坏情况延迟，因为实时系统被最坏情况卡住，而不是被平均值卡住。

吞吐量 Q 衡量单位时间可处理的综合征帧数。它与延迟不是同一件事：流水线化可以提升吞吐量而不降低单帧延迟。测试时应明确帧的定义（每轮每码块一帧）、并行码块数量以及是否包含图构建时间。

资源开销 包括内存占用、查找表规模、逻辑门数量与功耗。对 FPGA 实现，应报告 BRAM/DSP/LUT 使用率；对 ASIC，应报告面积与时钟频率；对软件译码器，应报告峰值内存与线程数。资源指标必须与延迟、吞吐量同时报告，否则无法判断“快”是否以不可接受的硬件代价换来的。

典型应用场景与测试侧重点

不同场景对指标的权重差异很大。面向容错量子计算系统集成时，最关心 t_dec 是否满足实时约束以及 P_L 是否低于逻辑算法容忍阈值；面向译码算法研究时，更关注阈值 p_th 与标度指数，通常允许离线高延迟运行；面向硬件加速器选型时，吞吐量、资源占用与功耗成为主指标；面向噪声模型鲁棒性评估时，则需要在相关噪声、泄漏噪声、测量偏差等非理想条件下比较 P_L 退化程度。

一个可复现的最小测试流程

以表面码为例，可先构建 d=3、5、7 三组记忆实验电路，物理错误率取 p ∈ {0.05%, 0.1%, 0.2%, 0.3%}，每组采样 10^6 个逻辑帧。对每个配置分别运行最小权完美匹配译码器与神经网络译码器，记录每帧解码耗时与是否发生逻辑错误。随后以 p 为横轴、P_L 为纵轴绘制双对数曲线，用线性拟合提取斜率；同时统计延迟分布并与 1 μs 实时预算比较。若某译码器在 p=0.1% 处 P_L 比基线低一个数量级，但 P99 延迟超出预算 5 倍，则结论应是“该译码器适用于离线分析，尚不满足实时集成”，而不是简单判定“更优”。基准测试的价值，正在于把这种取舍说清楚。