3. 症状提取电路的性能指标

症状提取电路是量子纠错周期中最频繁执行、也最容易被低估的部件。它不直接参与逻辑运算,却决定了纠错码能否在有限相干时间内完成一次完整的“探测—解码—纠正”闭环。评价一个症状提取电路好不好,不能只看“能不能测出症状”,而必须同时考察它消耗了多少时间、多少门、多少次测量、多少辅助比特,以及它在探测过程中把错误扩散到了什么程度。本节把这些维度逐一量化,并给出一个可操作的优化评价体系。

一、五个核心指标的定义与物理含义

电路深度(circuit depth)指从电路输入端到输出端、沿任一依赖路径所能串接的最多门层数。它直接对应症状提取在硬件上占用的时间窗口:深度越大,一个纠错周期越长,期间数据比特累积的退相干错误越多。需要强调的是,深度应按“可并行的门算作同一层”来统计,因此它同时反映了调度质量——同样的门数,并行度不同,深度可以相差数倍。

门数(gate count)是电路中基本门操作的总数,通常进一步拆分为单比特门数、双比特门数(CNOT/CZ)和特殊门数。在超导、离子阱等平台上,双比特门是错误的主要来源,因此双比特门数往往比总门数更具参考价值。门数决定了操作错误累积的期望值,也影响控制脉冲的总时长。

测量次数(measurement count)指一个症状提取周期内执行的测量操作总数,通常等于被测量的辅助比特数乘以测量轮次。测量在硬件上代价高昂:读出需要谐振腔或光电转换时间,且读出错误率往往高于单比特门错误率。测量次数还决定了经典解码器每周期需要处理的数据量。

辅助量子比特数(ancilla count)是症状提取电路占用的额外量子比特数量。它既是硬件资源约束(芯片上可用比特有限),也影响布局布线:辅助比特越多,耦合边越多,串扰和布线拥塞越严重。对于表面码,每个稳定子通常配一个辅助比特,但通过时分复用可以减少峰值占用。

错误传播概率(error propagation probability)描述一个数据比特上的错误在提取过程中被“搬运”到其他数据比特或辅助比特上的可能性。典型机制是:CNOT 门把控制比特的 X 错误传播到目标比特,把目标比特的 Z 错误反向传播到控制比特。若一个辅助比特在测量前已出错,它可能把错误注入多个数据比特,形成“钩状错误”(hook error)。这一指标通常用单次提取中错误扩散到的最坏情况权重,或平均扩散比特数来度量。

二、指标之间的耦合关系

这五个指标并非彼此独立,而是存在明显的权衡。减少辅助比特数往往意味着时分复用,从而增加测量轮次和电路深度;压缩电路深度通常需要增加并行度,可能引入更多辅助比特和耦合边;而降低错误传播概率的常用手段——插入“旗标”辅助比特或增加校验门——又会抬高门数与辅助比特数。因此,优化不能单指标突进,必须放在统一框架下权衡。

症状提取电路五指标权衡关系图 实线箭头:增大该指标通常推高目标指标;虚线箭头:存在反向抑制或可替代路径 症状提取电路 综合代价 = 时间 × 错误 × 资源 电路深度 纠错周期时长 门数 操作错误累积 测量次数 读出时间与解码负载 辅助量子比特数 硬件资源与布线 错误传播概率 错误扩散权重 时分复用:辅助比特↓ → 测量轮次↑ 提高并行度:门数不变,深度可压缩 深度↑ → 退相干窗口↑ 辅助比特出错 → 钩状错误注入 时间类指标 操作类指标 读出类指标 资源类指标 错误类指标

三、从单指标到综合代价函数

工程上更实用的做法是把五个指标折算成一个可比较的标量代价。一个常用的加权形式是:

C = w_d · D/D_ref + w_g · G/G_ref + w_m · M/M_ref
  + w_a · A/A_ref + w_e · P_e/P_ref

其中 D、G、M、A、P_e 分别为深度、门数、测量次数、辅助比特数和错误传播概率,带下标 ref 的量是同一硬件平台上的参考基准(例如未优化版本或理论下界),w 为权重,满足各权重之和为 1。归一化的意义在于让量纲不同的指标可以相加:深度以“层”计,门数以“个”计,测量以“次”计,辅助比特以“个”计,错误传播概率是 0 到 1 之间的小数,直接相加没有物理意义。

权重的选取取决于应用场景。在近中期含噪设备上,退相干时间有限,深度和双比特门数应占主导,可设 w_d = 0.3、w_g = 0.3;在读出保真度较差的平台上,测量次数权重应上调;在比特数紧张的芯片上,辅助比特数权重提高。一个可参考的默认配置是 w_d = 0.25、w_g = 0.25、w_m = 0.2、w_a = 0.15、w_e = 0.15,实际使用时按平台瓶颈调整并记录理由,保证不同版本之间可比。

四、教学示例:表面码单轮提取的指标核算

下面给出一个明确标注为教学假设的示例,用于演示核算流程,数值不代表任何真实硬件实测。设一个距离 d = 3 的表面码,含 9 个数据比特、8 个辅助比特,单轮提取需测量 8 个稳定子。假设采用标准 CNOT 序列,每个稳定子由 1 个辅助比特经 4 个 CNOT 与周围数据比特交互,另加 1 个初始化门和 1 个测量门。

  • 门数:每个稳定子 4 个 CNOT + 1 个 H(用于 X 型稳定子)+ 1 个初始化,8 个稳定子合计约 8 × 6 = 48 个门,其中双比特门 32 个。
  • 电路深度:若 8 个辅助比特可完全并行调度,深度约为 4 层 CNOT 加初始化与测量层,取 6 层;若耦合边受限只能部分并行,深度可能升至 10 层以上。
  • 测量次数:8 次,对应 8 个辅助比特各测一次。
  • 辅助比特数:峰值 8 个;若采用 4 个辅助比特分两批复用,则峰值降为 4,但测量轮次变为 2 轮、深度约翻倍。
  • 错误传播概率:在无旗标保护的标准序列中,一个辅助比特的测量前错误可经 4 个 CNOT 扩散到最多 4 个数据比特,取最坏扩散权重 4 作为该版本的传播指标;插入旗标辅助比特后可压到 2,但门数和辅助比特数上升。

把两组方案代入代价函数(取默认权重,参考基准取标准序列本身),可直观看到:复用方案在辅助比特项上得分更优,却在深度和测量项上明显变差,综合代价未必更低。这正是评价体系的价值——它阻止我们凭直觉只优化某一个显眼指标。

五、优化评价体系的落地要点

建立评价体系时,有三点容易被忽略。第一,基准必须固定。所有归一化参考量应来自同一码距、同一硬件拓扑、同一门集合,否则跨版本比较会失真。第二,错误传播概率要区分最坏情况与平均值。最坏扩散权重决定逻辑错误率的上界,平均扩散比特数更适合做统计性代价,两者应同时记录。第三,指标核算应与解码器联动。测量次数增加会抬高解码器输入规模,若解码延迟超过纠错周期,再低的门数也无法兑现。因此建议在评价表中增设一列“解码延迟是否满足实时约束”,作为硬性门槛而非加权项。

实践建议:为每个候选电路版本建立一行记录,字段包括版本号、码距、深度、单/双比特门数、测量次数、峰值辅助比特数、最坏与平均错误扩散权重、综合代价 C、是否满足实时解码约束。版本迭代时只改一个变量,才能看清代价变化的来源。

综上,症状提取电路的优化不是追求某一项指标的最小值,而是在深度、门数、测量、辅助比特与错误传播之间寻找与当前硬件瓶颈匹配的平衡点。把五个指标显式定义、归一化并加权,再辅以实时解码约束作为门槛,才能让“优化”从经验判断变成可复现、可比较的工程决策。