3. 逻辑量子比特编码开销评估

在容错量子计算的资源账本里，最容易被低估的一项就是“编码一个逻辑量子比特到底要花多少物理量子比特”。表面码之所以成为工程界的主流候选，不是因为它最省资源，而是因为它的阈值高、局部性好、与超导和半导体工艺兼容。理解它的开销结构，是后续做资源估算和方案对比的基础。

码距与逻辑错误率：指数抑制关系

表面码的核心参数是码距 d（奇数）。一个距离为 d 的表面码可以纠正任意 t = (d−1)/2 个数据错误，其逻辑错误率随码距近似呈指数下降：

p_L ≈ A · (p/p_th)^((d+1)/2)

其中 p 是物理错误率，p_th 是阈值（表面码约 1%），A 是与具体电路和噪声模型相关的拟合系数，量级在 0.1 左右。这个公式给出两个关键判断：第一，只有当 p < p_th 时增加码距才有收益；第二，收益是指数的，但代价是物理量子比特数按 d² 增长。因此码距选择本质上是“逻辑错误率目标”与“物理资源预算”之间的折中。

举个教学示例（参数为合理假设，非实测）：设 p = 0.1%，p_th = 1%，A = 0.1。则 d = 3 时 p_L ≈ 0.1 × (0.1)^2 = 1×10⁻³；d = 5 时 ≈ 0.1 × (0.1)^3 = 1×10⁻⁴；d = 7 时 ≈ 1×10⁻⁵。可以看到每增加 2 个码距，逻辑错误率下降约一个数量级。若算法需要 p_L ≤ 10⁻⁶，则需 d = 9 左右。这个“每两级一个数量级”的经验规律，是快速估算码距的实用抓手。

物理量子比特数的构成

表面码的物理量子比特开销由三部分组成：数据量子比特、测量量子比特（ancilla）以及为缺陷移动和晶格 Surgery 预留的余量。一个旋转表面码（rotated surface code）距离 d 的标准布局使用 d² 个数据量子比特和 d²−1 个测量量子比特，合计约 2d²−1 个。工程上通常按 2d² 估算，并额外留 10%～20% 的布线余量。

以 d = 7 为例：数据 49 个，测量 48 个，合计 97 个；加 15% 余量约 112 个物理量子比特编码一个逻辑量子比特。若目标 p_L ≤ 10⁻⁶ 需要 d = 9，则约 2×81 = 162 个，加余量接近 190 个。这个数字直接决定了整机规模：一个需要 100 个逻辑量子比特的算法，在 d = 9 下就要接近 2 万个物理量子比特。

初始化与测量开销

表面码的稳定子测量每个周期都要对每个测量量子比特执行一次 CNOT 序列并读出，因此测量开销不是一次性的，而是持续性的。初始化方面，数据量子比特需要制备到 |0⟩ 或 |+⟩ 态，测量量子比特每轮复位。更关键的是逻辑操作的开销：逻辑 Pauli 测量需要 d 轮稳定子周期，逻辑 CNOT 通过晶格 Surgery 实现，通常需要 2d 到 3d 个稳定子周期，并消耗额外的“空闲”量子比特区域。

在资源评估中，常用“逻辑操作时间 = 码距 × 稳定子周期”来折算。若稳定子周期为 1 μs，d = 9 时一次逻辑门约 9～27 μs。这意味着码距不仅买错误率，也买时间开销——码距越大，逻辑门越慢，这是常被忽略的隐性成本。

不同编码方案的资源效率对比

表面码并非唯一选择。下表从编码率、阈值、是否需要长程连接、逻辑门实现方式四个维度对比几种主流方案（数值为文献常见量级，用于教学对比，非特定硬件实测）：

从表中可以看出，qLDPC 码在编码率上有数量级优势，但它依赖长程连接，对硬件拓扑提出更高要求，且解码器和逻辑门实现尚不成熟。表面码的编码率虽低，但胜在局部性和成熟的解码算法（如最小权完美匹配）。因此在实际资源评估中，不能只看“每个逻辑比特需要多少物理比特”，还要把连接约束、解码延迟和门实现复杂度折算进去。

评估流程与判断依据

做一次完整的编码开销评估，建议按以下顺序推进：先由算法给出逻辑错误率目标和逻辑比特数；再根据硬件物理错误率 p 与阈值 p_th 反推所需码距 d；然后计算单逻辑比特物理开销 2d² 并加余量；接着乘以逻辑比特数得到数据区规模；最后叠加魔法态蒸馏工厂、路由和测量电路的开销。判断是否可行的依据是：总物理比特数是否在硬件预算内，逻辑门时间是否满足算法深度要求，以及解码器能否在稳定子周期内完成解码。