1. 超导量子芯片设计流程与版图规范梳理
设计流程主线：从电路参数到可交付版图
超导量子芯片的设计不是“画完版图就结束”，而是一条带反馈的参数—物理—版图—验证链。以一款典型 4 比特 Transmon 芯片为例，设计起点是电路层给出的目标参数（比特频率、非谐性、耦合强度、读取腔频率与色散），终点是满足制造与封装约束的 GDS 交付包。中间每个阶段都有明确的输入、输出和可检查的判据，任何一处参数漂移都应在进入下一阶段前被拦截。
下面这张图给出该芯片的完整设计数据流与阶段门：横向是五个设计阶段，纵向是每阶段的核心产物与关键检查点，虚线箭头表示参数回改路径——这正是实际项目中最容易被忽略、却决定一次流片成败的部分。
各阶段输入输出与门禁判据
把上图落到可执行的表格，是避免“设计做完才发现参数对不上”的关键。下表给出本例 4 比特芯片在每个阶段结束时必须确认的内容，其中“门禁”一列是进入下一阶段的前置条件，未通过则必须回到上一阶段修改，而不是带着问题继续往下画。
| 阶段 | 核心输入 | 核心输出 | 门禁判据（示例容差） |
|---|---|---|---|
| ① 电路参数定义 | 系统指标：比特频率、非谐性、耦合强度、读取腔频率与色散 | 参数表 v0.1（含目标值与容差） | 所有目标值有明确容差；比特间频率间隔大于耦合引起的频移 |
| ② 物理模型求解 | EJ/EC、结临界电流 Ic、并联电容 C、耦合电容 Cc | 频率/非谐性校核表、结面积与电容初值 | 计算频率与目标偏差 ≤ 1%；非谐性在 −300 ~ −360 MHz |
| ③ 版图布局布线 | 器件尺寸、间距、层分配、接地与屏蔽规则 | GDS 初版、层映射表、端口与焊盘定义 | 满足最小线宽/间隙；无跨结走线；端口位置与测试方案一致 |
| ④ 电磁与 DRC 验证 | GDS、材料与厚度参数、DRC 规则文件 | 提取电容/电感、频率回代偏差、DRC 报告 | 回代频率偏差 ≤ 2%；DRC 零违例；寄生耦合在可接受范围 |
| ⑤ 交付与检查清单 | 终版 GDS、层映射、参数—版图对照表 | 交付包 + 设计检查清单 | 清单全部勾选；版本号与日期可追溯 |
可执行的设计检查清单
下面这份清单按“参数—版图—验证—交付”四组组织，可直接在项目评审时逐项勾选。每条都对应一个可观察的对象或数值，而不是笼统的“检查是否正确”。
参数组
- 每个比特的目标频率、非谐性、耦合强度均已写入参数表，并标注容差。
- EJ/EC 比值与结临界电流、并联电容的对应关系已记录，结面积初值可追溯。
- 读取腔频率与色散 χ 已给出，且与比特频率间隔满足色散读取条件。
版图组
- 最小线宽与共面波导间隙满足工艺规则（本例：线宽 ≥ 2 μm，间隙 6 μm）。
- 约瑟夫森结区无过孔、无跨线，结层单独定义且层号与工艺文件一致。
- 接地过孔阵列间距 ≤ 100 μm，控制线与读取线在空间上分离。
- 焊盘尺寸与间距匹配探针/封装方案，flux 偏置线已预留。
验证组
- 由版图提取的电容/电感回代后，比特频率偏差 ≤ 2%。
- DRC 零违例，且已检查划片道内无器件、对准标记齐全。
- 相邻比特间寄生耦合已评估，未破坏目标频率间隔。
交付组
- GDS 终版、层映射表、参数—版图对照表三者版本号一致。
- 设计检查清单全部勾选，评审人与日期已记录。
本例中的频率、容差与尺寸均为教学示例值，用于说明流程与判据的组织方式。实际项目应以具体工艺线的最小线宽、结制备能力和测试探针规格为准，替换表中数值后重新确认门禁判据。
最常见的流程断点是阶段②到阶段③之间：物理模型给出的结面积与电容初值，在版图中因布线寄生而发生偏移，若不在阶段④做频率回代，就会把偏差带到流片。因此虚线回改路径不是异常处理，而是设计流程的固定组成部分。