2. 超导量子芯片的物理基础与互连需求
要理解封装互连为什么难，先要理解芯片内部在“用什么信号、以什么幅度、在什么温度下工作”。超导量子芯片的核心器件是约瑟夫森结（Josephson Junction, JJ），它由两层超导体夹一层极薄绝缘势垒构成，在低于临界温度时呈现无耗散的超导电流，同时具有非线性电感。正是这种非线性，使量子比特的能级间隔不再等距，从而可以用微波脉冲单独寻址 |0⟩ 与 |1⟩ 两个计算能级，而不会像线性谐振子那样能级简并、无法选择性激发。
工程上最常用的是 Transmon 型比特：把一个约瑟夫森结并联一个大电容，使电荷噪声的影响被指数压制。其哈密顿量可近似写成 H = 4E_C n² − E_J cos φ，其中 E_J 为结能、E_C 为充电能。典型设计取 E_J/E_C 在 50～100 之间，比特频率 f₀₁ 落在 4～6 GHz，非谐性约 −250～−350 MHz。这个非谐性数值直接决定了“比特频率”和“读取谐振腔频率”必须错开，也决定了封装互连的带宽与串扰指标。
控制与读取链路：两条不同的信号路径
量子比特的操作分两类。控制（门操作）通过 XY 线（也叫驱动线）送入约 4～6 GHz 的微波脉冲，脉冲包络经 IQ 调制，上升沿通常在 10～20 ns 量级；两比特门则通过 Z 线（磁通线）施加基带或低频脉冲，改变结环中的磁通从而调节频率。读取则借助色散耦合的读出行波谐振腔：腔频约 6～8 GHz，比特状态使腔频产生约 1～5 MHz 的色散频移，探测信号经 Josephson 参量放大器（JPA）或行波参量放大器（TWPA）预放大后进入室温电子学。因此，一根读出行上承载的是“弱探测音 + 状态信息”，对插损和噪声极其敏感；而 XY/Z 线承载的是“强驱动”，对幅度稳定度和时延更敏感。
这带来一个关键约束：控制线与读取线不能简单共用同一套互连结构。控制线要求低时延、良好阻抗匹配、可承受毫瓦级功率；读取线要求极低插损、低热噪声、稳定的群时延。二者在封装内的走线宽度、介质厚度、屏蔽方式往往不同。
互连密度与热负载：一对相互拉扯的指标
稀释制冷机的降温能力是有限的。以典型的 mK 级恒温器为例，混合室冷板可承受的热负载常在几十微瓦量级，而每一根从 300 K 穿到 mK 的同轴电缆都会沿程导热并耦合室温噪声。若采用常规不锈钢半刚性同轴，单根从室温到 mK 的漏热可达数百微瓦，显然无法支撑上百根线。因此实际系统采用分级热锚、衰减器、滤波器和超导同轴线组合：在 50 K、4 K、still、cold plate 各级设置衰减与热沉，把噪声子和热传导逐级“吃掉”。
互连密度则从另一侧施压。一个含 50～100 个比特的芯片，若每比特配 1 根 XY、1 根 Z、1 根读出行，加上共用馈线和偏置，封装引出往往在 150～300 根量级。若全部用独立同轴，体积、热负载和装配工时都不可接受。于是工程上转向“高密度阵列连接器 + 柔性/超导带状线 + 多路复用”的方案：在 mK 板与芯片之间用倒装焊或引线键合实现短距离互连，把“室温到低温”的长路径与“低温板到芯片”的短路径分开设计。
封装层级划分
超导量子芯片的封装通常划分为四个层级。第一层是芯片级：芯片表面的超导布线、凸点（bump）或引线键合焊盘，负责把片上电路引出。第二层是芯片载体级：mK 冷板上的高密度互连基板（如超导硅转接板或多层 PCB），完成扇出与阻抗过渡。第三层是低温布线级：从 mK 板到各级冷板的超导同轴或带状线束，配合衰减器与滤波器。第四层是室温电子学级：微波源、IQ 混频器、ADC/DAC 与放大器机架。每一层的接口都需明确阻抗（常见 50 Ω）、连接器类型、通道数和热锚点。
把上述层级落到具体设计上，一个常见的做法是：芯片通过铟凸点倒装到超导硅转接板上，转接板再以阵列连接器接到 mK 冷板的 PCB；从 mK 板向上，XY 与 Z 线采用带衰减器的超导同轴，读出行则额外加隔离器与参量放大器。这样，芯片到 mK 板的路径极短（毫米级），插损和串扰可控；长路径上的热负载由分级热锚承担，每一级只承受其允许的漏热份额。
一个可参考的通道预算示例
假设设计一个 64 比特芯片，每比特 1 根 XY、1 根 Z，读取按 8 比特共用一条读出行，则读出线 8 根，加上公共偏置与时钟约 10 根，总引出约 64+64+8+10 ≈ 146 根。若单根从 4 K 到 mK 的漏热控制在 0.5 μW 以内，则 146 根合计约 73 μW，已接近许多 mK 冷板的承受上限。这时就必须考虑：Z 线能否用片上或转接板上的多路复用减少引出？读出行能否进一步合并？这正是“互连密度与热负载约束”在数值上的直接体现，也是后续章节讨论高密度连接器与多路复用技术的出发点。
综上，约瑟夫森结的非线性给出了可寻址的能级，微波频率范围决定了互连的带宽与阻抗要求，控制与读取两条链路对插损、时延、噪声的敏感点不同，而互连密度与热负载构成一对硬约束，最终通过芯片—载体—低温布线—室温电子学四个封装层级的划分来逐级化解。理解这套“物理—信号—热—结构”的对应关系，是后续选择键合方式、连接器与布线材料的前提。