2. 量子计算模型与资源度量基础
在讨论量子算法的资源估算之前,必须先明确一个前提:量子算法运行在什么样的计算模型上,以及我们用哪些指标来衡量“代价”。本节围绕量子比特、量子门、测量、线路模型与容错模型五个基本概念展开,并给出时间、空间、门数、深度、量子比特数等资源指标的口径与边界。这些定义将贯穿后续所有章节的估算工作,口径不一致会导致不同算法之间无法比较。
一、量子比特:资源度量的基本单位
量子比特(qubit)是量子信息的基本载体,其状态可写为 |ψ⟩ = α|0⟩ + β|1⟩,满足 |α|² + |β|² = 1。与经典比特不同,量子比特的状态是连续的,但一次测量只能得到 0 或 1 中的一个确定结果,概率分别为 |α|² 与 |β|²。这一特性直接决定了资源度量的两个边界:
- 逻辑量子比特数:算法描述中使用的理想量子比特数量,是算法层面的“空间”指标。
- 物理量子比特数:实际硬件上为实现一个逻辑量子比特所需的物理比特数量,在容错模型下通常高出几个数量级。
在资源估算中,若不特别说明,“量子比特数”一般指逻辑量子比特数;一旦进入容错分析,则必须明确区分逻辑与物理两个口径,否则估算结果会相差悬殊。
二、量子门与线路模型
量子门是对量子比特的酉变换操作。单比特门如 Hadamard 门 H、相位门 S、T 门,双比特门如 CNOT、CZ,以及多比特门如 Toffoli 门,构成了算法描述的基本操作集合。线路模型(circuit model)把算法表示为一个按时间顺序排列的门序列,作用在初始化为 |0⟩ 的量子比特上,最后通过测量读取结果。
线路模型是资源估算最常用的表示形式,因为它把“计算”离散化为可计数的门操作。一个量子线路的规模由门数和深度共同刻画:门数反映总操作量,深度反映可并行执行的关键路径长度。二者不可互相替代——门数多但并行度高的线路,其实际运行时间可能短于门数少但串行度高的线路。
三、测量与状态准备
测量是把量子态转化为经典信息的唯一手段,也是资源估算中容易被忽略的环节。测量本身有代价:在容错模型中,测量需要消耗物理资源并引入时间开销;在算法层面,测量会破坏量子态,因此需要重复运行线路多次以获得统计结果。资源估算时通常需要明确:
- 线路末端测量哪些量子比特;
- 是否需要中间测量(如量子纠错中的综合征测量);
- 为获得足够统计精度需要重复运行的次数(shots)。
状态准备同样计入资源。将量子比特初始化为 |0⟩ 在理想模型中是免费的,但在物理实现中需要冷却与初始化时间,容错模型下还需考虑初始化错误率。
四、容错模型与资源放大
真实量子比特存在噪声,容错量子计算通过量子纠错码把多个物理比特编码为一个逻辑比特,并用逻辑门实现计算。容错模型下的资源估算遵循一条基本关系:逻辑错误率随编码距离增大而指数下降,但物理比特数与时间开销随之上升。因此,容错资源估算的核心问题是:给定目标逻辑错误率和硬件物理错误率,需要多大的编码距离,进而需要多少物理比特和多少个纠错周期。
一个常用的估算口径是:设物理错误率为 p,编码距离为 d,则逻辑错误率近似按 p(d+1)/2 量级下降。例如取 p = 10⁻³、目标逻辑错误率 10⁻¹⁰,可估算出所需距离在十几的量级,一个逻辑比特对应数百至上千物理比特。这类数值属于示例性估算,实际取值依赖具体纠错码与硬件参数。
五、资源指标的口径与边界
把上述概念落到可比较的数字上,需要统一五个指标的口径:
| 指标 | 口径定义 | 边界说明 |
|---|---|---|
| 量子比特数 | 线路中使用的逻辑比特总数,含辅助比特 | 不含纠错开销;容错分析时另列物理比特数 |
| 门数 | 线路中所有门操作的总数,通常按单比特门、双比特门、Toffoli 门分类统计 | 不同门类型代价不同,不能简单相加比较 |
| 深度 | 关键路径上串行门层数,可并行的门计为同一层 | 深度受硬件连通性约束,理论深度是下界 |
| 时间 | 深度乘以单层门时延,容错下再乘以纠错周期数 | 需明确时延取值来源,不同硬件差异大 |
| 空间 | 比特数加上辅助比特与纠错所需物理比特 | 逻辑空间与物理空间须分开报告 |
需要特别强调两个边界。第一,门数与深度不可互换:一个门数为 10⁶、深度为 10³ 的线路,与门数为 10⁵、深度为 10⁵ 的线路,在门数上后者更优,但在时间上前者可能更优,比较时必须同时报告两个指标。第二,逻辑口径与物理口径不可混用:算法论文通常报告逻辑资源,而工程可行性评估必须换算到物理资源,换算过程依赖纠错码与硬件参数,属于估算而非精确值。
六、一个可操作的估算示例
假设某算法线路含 200 个逻辑量子比特、双比特门 5000 个、单比特门 8000 个,关键路径深度为 1200 层。若单层门时延取 50 ns,则理想运行时间约为 1200 × 50 ns = 60 μs。若采用距离 d = 15 的表面码,每个逻辑门需约 d 个纠错周期,单周期约 1 μs,则容错后时间放大约为 1200 × 15 × 1 μs ≈ 18 ms,物理比特数约为 200 × 2d² ≈ 9×10⁴ 量级。上述数值为示例性假设,用于说明口径换算方式,实际估算须代入具体硬件与纠错方案参数。