3. TCSPC系统架构设计
TCSPC系统的核心任务，是把一次“光子到达”的极短时刻，转换成可被计算机记录的数字时间戳，并与激光脉冲的周期起点建立对应关系。围绕这一目标，系统架构可以拆成两条并行的链路：一条是同步链路，负责提供时间基准；另一条是探测链路，负责把单光子事件转换为电脉冲。两条链路的信号最终汇入时间数字转换器（TDC），由TDC测量两者之间的时间间隔，形成“到达时间—周期序号”的数据对。
理解架构设计，关键是理解信号在每一级发生了什么变化、引入了哪些延迟与抖动、以及这些误差如何传递到最终的时间分辨率。下面按信号链顺序展开。
一、同步链路：建立周期时间基准
同步链路的起点通常是激光器的同步输出（SYNC）。以常见的被动锁模或脉冲激光器为例，其重复频率为80 MHz，对应周期12.5 ns。同步信号可能来自激光器内部的光电二极管、快速光电探测器，或从主光路分出的参考光。同步信号经过以下处理：
- 光电转换：用快速PIN或APD把光脉冲转为电脉冲，上升时间需远小于周期，通常要求小于1 ns。
- 恒比定时（CFD）：由于脉冲幅度会波动，直接用固定阈值会产生“走离”（walk）。CFD通过检测脉冲达到恒定比例的时刻，把幅度变化对定时的影响压到最小。典型CFD的走离可控制在几十皮秒以内。
- 延迟调节：同步信号到达TDC的START端之前，通常需要可调延迟线（如电缆延迟或数字延迟芯片），用于把同步脉冲对准TDC的测量窗口，避免与STOP信号在时间上重叠。
同步链路的时间抖动直接进入最终的时间分辨。若同步链路抖动为20 ps RMS，探测链路抖动为30 ps RMS，则系统总抖动近似为√(20²+30²)≈36 ps RMS。因此，同步链路不能被视为“理想参考”，它本身也是误差源。
二、探测链路：从单光子到电脉冲
探测链路的起点是单光子探测器。TCSPC常用的探测器包括：
- PMT（光电倍增管）：增益高、响应快，典型渡越时间抖动（TTS）为200～400 ps，适合对时间分辨率要求不极端的场合。
- SPAD（单光子雪崩二极管）：工作电压高于击穿电压，TTS可低至20～50 ps，但死时间较长，通常为20～100 ns。
- 超导纳米线单光子探测器（SNSPD）：TTS可低于20 ps，但需要低温环境，系统复杂度高。
探测器输出的电脉冲幅度通常在毫伏到百毫伏量级，上升时间在百皮秒到纳秒量级。接下来进入前置放大器，把脉冲放大到CFD或TDC可识别的电平。前置放大器的带宽必须足够，若带宽不足，脉冲会被展宽，导致定时精度下降。例如，一个上升时间300 ps的脉冲，对应带宽约1.2 GHz，放大器带宽应不低于此值。
放大后的信号进入恒比定时甄别器（CFD），产生一个与脉冲到达时刻对应的逻辑脉冲。CFD的输出再经过延迟与整形，送入TDC的STOP端。这里需要注意：探测链路的延迟必须与同步链路的延迟匹配，使STOP信号落在TDC量程内。若TDC量程为12.5 ns（对应80 MHz周期），而探测链路延迟比同步链路多出3 ns，则实际测量窗口只剩9.5 ns，需要重新调整延迟或降低重复频率。
三、TDC：时间间隔的量化
TDC是系统的“时间尺”。它接收START（同步）和STOP（光子）两个脉冲，测量两者之间的时间间隔，并输出数字码。TCSPC对TDC的要求包括：
- 时间分辨率：通常要求小于系统目标分辨率的1/4。若目标系统分辨率为50 ps，TDC的LSB应小于12.5 ps。
- 死时间：TDC完成一次转换后需要恢复时间，死时间决定了最大计数率。若死时间为100 ns，则最大计数率约10 MHz。
- 多通道能力：多探测器系统需要多通道TDC，各通道之间的偏斜（skew）必须校准，否则不同通道的时间戳不可直接比较。
常见的TDC实现方式有抽头延迟线、游标延迟线和基于FPGA的进位链TDC。抽头延迟线结构简单，但受工艺偏差影响，需要校准；FPGA进位链TDC成本低、集成度高，但分辨率通常在几十皮秒量级，适合中等精度系统。
四、同步与触发方案的选择
根据应用场景，同步与触发方案可分为三类：
| 方案 | 同步来源 | 触发方式 | 适用场景 |
|---|---|---|---|
| 前同步 | 激光器SYNC | SYNC作START，光子作STOP | 常规TCSPC，周期稳定 |
| 后同步 | 激光器SYNC延迟 | 光子作START，SYNC作STOP | 高重复频率，避免死时间丢失 |
| 外部触发 | 外部时钟或事件 | 外部信号作START | 非周期激发、符合测量 |
前同步方案最直观：每个激光周期开始时，SYNC产生START，TDC开始计时；光子到达时产生STOP，TDC记录时间差。该方案的缺点是，如果在一个周期内探测到多个光子，TDC只能记录第一个，后续光子被丢弃。后同步方案把光子作为START，SYNC作为STOP，TDC测量的是“光子到下一个同步脉冲”的时间，再通过周期减法得到实际到达时间。后同步方案可以缓解死时间问题，但需要TDC支持反向测量。
五、信号链中的关键参数与误差分配
设计TCSPC系统时，需要把总时间分辨率指标分解到各环节。假设目标系统分辨率为60 ps RMS，一个合理的分配如下：
- 探测器TTS：35 ps
- 前置放大器与CFD：20 ps
- 同步链路：20 ps
- TDC量化：15 ps
总抖动为√(35²+20²+20²+15²)≈47 ps，留有一定余量。若实测发现总抖动超标，应逐级测量：先用已知抖动的信号源替代探测器，判断TDC与同步链路是否正常；再单独测量探测器TTS；最后检查放大器带宽和CFD阈值设置。
上图把同步链路与探测链路并排展示，两条链路各自经过光电转换、CFD和延迟调节后，分别进入TDC的START和STOP端。图中标注了各环节的主要误差来源，便于在设计时逐级分配抖动预算。
六、架构设计中的常见问题与排查思路
实际搭建系统时，常遇到“计数率上不去”“时间分辨率比预期差”“直方图出现双峰”等问题。排查时可按以下顺序进行：
- 检查同步信号是否稳定：用示波器观察SYNC脉冲的幅度和周期抖动。若周期抖动超过100 ps，说明激光器或同步光电探测存在问题。
- 检查CFD阈值：阈值过低会引入噪声触发，过高会丢失小脉冲。建议把阈值设在脉冲幅度峰值的20%～30%，并观察计数率是否随阈值变化而剧烈波动。
- 检查延迟匹配：用示波器同时观察START和STOP脉冲，确认STOP落在TDC量程内。若STOP超出量程，直方图会出现截断。
- 检查TDC死时间：若计数率接近死时间倒数，会出现计数丢失，直方图整体幅度下降。可降低激光重复频率或使用后同步方案。
总结来说，TCSPC系统架构设计的核心是“两条链路、一个基准、逐级分配误差”。同步链路提供时间起点，探测链路提供光子到达时刻，TDC完成量化，而延迟匹配和抖动控制贯穿始终。只有把每一级的延迟和抖动都纳入设计，才能获得稳定、可复现的时间分辨性能。