3. 时间数字转换（TDC）核心架构

时间数字转换器（Time-to-Digital Converter，TDC）的任务，是把一个时间间隔转换成数字码。在光子时间标记系统中，这个时间间隔通常来自两处：一是激光脉冲发射时刻与回波光子到达时刻之间的飞行时间；二是同一事件在多个探测通道之间的到达时间差。TDC 的分辨率、线性度与资源开销，直接决定了系统的时间标记精度和可实现规模。本节围绕四类主流架构展开：抽头延迟线（TDL）、游标延迟线（Vernier Delay Line）、环形振荡器（RO）以及时间放大与内插技术，并给出它们的量化关系与工程取舍。

一、抽头延迟线：最直接的“延迟—锁存”量化

抽头延迟线的基本结构是一条由若干延迟单元（反相器、缓冲器或专用延迟单元）串联而成的延迟链。起始信号沿延迟链传播，每个抽头处的状态被一组触发器在停止信号到来时同时锁存，锁存结果中“1”到“0”的翻转位置即代表时间间隔落在第几个延迟单元内。若单个延迟单元延迟为 τ，则理想分辨率约为 τ，量化误差为 ±τ/2。

以 0.18 μm CMOS 工艺为例，一个反相器延迟约 60～100 ps，若采用差分延迟单元并配合负载调节，单级延迟可压到 20～40 ps。假设 τ = 25 ps，则 8 位输出可覆盖 256 × 25 ps = 6.4 ns 的动态范围。若需要覆盖 100 ns 的飞行时间窗口，就需要约 4000 个抽头，芯片面积和功耗迅速上升。因此 TDL 的典型做法是“粗计数 + 细延迟线”：用计数器记录时钟周期数，用延迟线量化不足一个时钟周期的余量。

TDL 的线性度主要受延迟单元失配影响。工艺偏差会使各抽头延迟不一致，导致微分非线性（DNL）和积分非线性（INL）恶化。工程上常用延迟锁定环（DLL）或锁相环（PLL）稳定单级延迟，并通过码密度测试标定每个抽头的实际宽度，再在 FPGA 或后端逻辑中做查找表校正。其资源开销以触发器数量为主，N 个抽头需要 N 个锁存器和 N 位编码逻辑，面积随动态范围线性增长。

二、游标延迟线：用“慢—快”两条链压缩分辨率

游标延迟线的思路是让起始信号和停止信号分别经过两条延迟链，其中起始链的单级延迟为 τ₁，停止链的单级延迟为 τ₂，且 τ₁ > τ₂。停止信号在第二条链中“追赶”起始信号，每经过一级，两者时间差缩小 Δτ = τ₁ − τ₂。当停止信号追上起始信号时，对应级数即为量化结果。理想分辨率由 Δτ 决定，而不是由单级延迟本身决定。

例如 τ₁ = 50 ps、τ₂ = 45 ps，则 Δτ = 5 ps，分辨率提升到 5 ps 量级。代价是：要覆盖同样的动态范围，所需级数为 T/Δτ，若 T = 5 ns，则需要 1000 级，触发器与延迟单元数量都显著增加。此外，两条链的延迟差对工艺、电压、温度（PVT）非常敏感，Δτ 的漂移会直接改变分辨率，因此必须配合校准环路或参考时钟实时修正。游标延迟线适合对分辨率要求极高、但动态范围可以压缩的场合，例如单光子飞行时间测量中的精细内插。

四类 TDC 架构的分辨率—动态范围—资源开销关系 抽头延迟线 TDL 分辨率 ≈ 单级延迟 τ（20～40 ps） 动态范围 = N × τ，N 为抽头数 线性度受延迟单元失配限制，需码密度标定 资源：N 个锁存器 + N 位编码逻辑 起始信号 → 延迟链 → 各抽头锁存 游标延迟线 Vernier 分辨率 ≈ Δτ = τ₁ − τ₂（可达 5 ps 以下） 动态范围 = M × Δτ，M 为级数 Δτ 对 PVT 敏感，需实时校准 资源：两条延迟链，级数约为 T/Δτ 起始链 τ₁（慢） 停止链 τ₂（快） 环形振荡器 RO 分辨率 ≈ 单级反相器延迟（10～30 ps） 动态范围由计数器扩展，可覆盖 μs 级 面积小、功耗低，适合多通道阵列 线性度受振荡周期抖动影响 RO 振荡周期计数 → 时间码 时间放大与内插 将小时间差放大 K 倍后再量化 等效分辨率 ≈ τ / K 常与 TDL / RO 级联，做两级内插 增益 K 的稳定性决定线性度 Δt K·Δt TDL 量化

三、环形振荡器：用“周期计数”换面积

环形振荡器 TDC 由奇数个反相器首尾相接构成振荡环，待测时间间隔内振荡环输出的周期数被计数器记录。若单个反相器延迟为 tinv，环中反相器级数为 m，则振荡周期约为 2m·tinv，分辨率约为 2tinv。例如 m = 5、tinv = 15 ps，则周期约 150 ps，分辨率约 30 ps。

RO 的最大优势是面积小、可复用、易于在 FPGA 中实现。一个 5 级环形振荡器只占少量 LUT 和布线资源，因此非常适合多通道光子时间标记阵列。其动态范围由计数器位宽决定，16 位计数器在 150 ps 周期下可覆盖约 9.8 μs，足以覆盖大多数飞行时间窗口。但 RO 的线性度受振荡周期抖动和电源噪声影响，短时间测量时随机抖动会直接转化为时间误差。工程上常采用多相 RO 或差分 RO 抑制共模噪声，并通过多次测量取平均降低随机误差。

四、时间放大与内插：把“小间隔”放大后再量

时间放大（Time Amplification）利用电容充放电或电流镜失配，将两个信号之间的小时间差按增益 K 放大，再用普通 TDL 或 RO 量化放大后的间隔。若原始间隔为 Δt，放大后为 K·Δt，后级分辨率为 τ，则等效分辨率约为 τ/K。例如 τ = 25 ps、K = 10，等效分辨率可达 2.5 ps。

时间内插（Interpolation）则是在粗量化基础上，对不足一个粗时钟周期的余量做精细量化。典型两级结构是：第一级用计数器或 RO 得到粗时间码，第二级用 TDL 或时间放大器处理余量。这样既保留了 RO 的大动态范围，又获得了 TDL 的高分辨率。内插的关键在于余量提取的精度和两级之间的增益一致性，若增益漂移 1%，等效分辨率也会随之漂移。

五、四类架构的对比与选型

架构 典型分辨率 动态范围 线性度主要限制 资源开销 适用场景
抽头延迟线 TDL 20～40 ps N × τ，约几 ns 延迟单元失配 N 个锁存器，面积随 N 线性增长 精细内插、单通道高精度
游标延迟线 5 ps 以下 M × Δτ，约几 ns Δτ 的 PVT 漂移 两条延迟链，级数多 极高分辨率、动态范围可压缩
环形振荡器 RO 10～30 ps 计数器扩展，可达 μs 振荡周期抖动 面积小，适合多通道 阵列化、FPGA 实现
时间放大/内插 τ/K，可达 ps 级 由后级决定 增益 K 的稳定性 模拟电路 + 后级量化 与 TDL/RO 级联，兼顾范围与精度
选型时先明确两个边界：需要多高的单次分辨率，以及需要覆盖多宽的时间窗口。若动态范围在几纳秒以内且追求极致分辨率，优先考虑游标延迟线或时间放大 + TDL；若需要多通道、大面积阵列且对面积敏感，RO 是更现实的选择；若已有粗计数器，则用 TDL 或时间放大做内插，是兼顾范围与精度的常用组合。
无论选择哪种架构，都必须做码密度测试或延迟标定。未标定的 TDL 和游标链，其 DNL 可能超过 ±1 LSB，导致时间标记出现周期性偏差；RO 则需要关注电源噪声和温度漂移对振荡周期的影响。标定后的残差应作为系统误差写入查找表，而不是仅依赖标称分辨率。

综合来看，TDC 架构的选择本质上是分辨率、动态范围、线性度和资源开销四者之间的权衡。抽头延迟线结构简单、易于理解，是学习 TDC 的起点；游标延迟线把分辨率推向 ps 级，但校准复杂；环形振荡器以面积换范围，适合阵列化；时间放大与内插则通过“先放大、再量化”或“粗+细”两级处理，把不同架构的优势组合起来。在实际光子时间标记系统中，最常见的方案是 RO 或计数器提供粗时间码，TDL 或时间放大器完成精细内插，再配合码密度标定保证线性度。

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