4. 量子光子工艺节点与流片选项
量子光子芯片的物理实现，第一步不是画版图，而是选工艺。工艺平台决定了你能用哪些材料体系、能实现多低的损耗、能集成多少种器件、以及最终能否与量子比特或单光子探测器共封装。本节围绕硅光子、氮化硅、铌酸锂和超导四条主流路线，说明各自的物理特点、典型参数、适用量子功能，并给出 MPW 与定制流片的决策方法，最后落到量子器件对均匀性和洁净度的特殊要求。
4.1 四条工艺路线的物理定位
硅光子（Si / SiO₂）以 SOI 衬底为基础，硅波导芯层折射率约 3.48，与 SiO₂ 包层（约 1.44）形成高折射率差，因此波导截面可做到 450 nm × 220 nm，弯曲半径仅 5～10 μm，器件密度极高。缺点是硅在 1550 nm 附近存在双光子吸收和自由载流子吸收，波导损耗典型为 1～3 dB/cm，且硅本身不产生二阶非线性，无法直接做电光调制的高效方案。硅光子适合做大规模无源路由、分束、延迟线和与 CMOS 兼容的集成，是量子光子芯片的“布线层”。
氮化硅（Si₃N₄）折射率约 2.0，与 SiO₂ 的折射率差较小，波导截面通常为 800 nm × 400 nm 至 1000 nm × 600 nm，弯曲半径约 50～100 μm。它的核心优势是超低损耗：在 1550 nm 波段，商用 Si₃N₄ 波导损耗可低至 0.05～0.1 dB/cm，配合厚氧化层包覆可进一步降低。低损耗意味着长延迟线、高 Q 微环和低噪声量子干涉成为可能，因此氮化硅是自发四波混频（SFWM）压缩光源、量子频率梳和低损耗延迟线的首选。代价是器件尺寸大、热光系数较高（约 2.5×10⁻⁵ /K），需要热调或温控。
铌酸锂（LiNbO₃，TFLN）是强二阶非线性材料，d₃₃ 约 27 pm/V，电光系数 r₃₃ 约 30 pm/V。薄膜铌酸锂通过键合和减薄把 LN 做成 300～600 nm 厚的单晶薄膜，波导损耗可做到 0.1～0.3 dB/cm，调制带宽超过 100 GHz，半波电压长度积可低至 2～3 V·cm。对量子应用而言，TFLN 能高效产生自发参量下转换（SPDC）纠缠光子对，也能做快速电光开关和片上频率转换。它的工艺难点在于刻蚀侧壁角度控制、极化电极对准和薄膜转移的良率。
超导工艺（Nb / Al / NbTiN）面向超导量子比特和超导纳米线单光子探测器（SNSPD）。典型结构是蓝宝石或高阻硅衬底上生长 Nb 或 NbTiN 薄膜，通过反应离子刻蚀形成共面波导谐振器和传输线，再在约瑟夫森结区做 Al/AlOₓ/Al 隧道结。超导共面波导在 4～8 GHz 频段的传输损耗可低于 0.1 dB/cm，但必须工作在 10～20 mK 稀释制冷机中。超导工艺与光子工艺的集成是当前研究热点，通常采用异质集成或倒装焊。
4.2 MPW 与定制流片的决策方法
MPW（Multi-Project Wafer）把多个设计拼在同一张掩模版上，共享光刻、刻蚀、沉积等工序，因此单次流片费用可降到定制全片的十分之一到五分之一。以硅光子为例，一次 MPW 的典型费用在 5～15 万元人民币，面积约 3×3 mm² 到 10×10 mm²，排期通常每季度一次。它适合原型验证、器件参数提取和教学流片。定制全片则独占掩模版，可以调整层栈厚度、掺杂浓度、刻蚀深度等工艺参数，适合对损耗、均匀性有严格要求的量子器件，但费用通常在数十万至数百万元，周期 3～6 个月。
决策时先问三个问题：第一，设计是否已经过仿真和 DRC 验证？如果还没有，MPW 是更稳妥的起点。第二，是否需要非标准工艺模块，例如厚氧化层包覆、超导结、或 LN 薄膜转移？如果需要，只能走定制或与代工厂联合开发。第三，量产规模是否超过每月数百颗芯片？超过后定制全片的单位成本会低于 MPW。一个常见的路径是：先用 MPW 验证器件和工艺兼容性，拿到实测损耗、耦合效率和均匀性数据后，再决定是否投入定制全片。
4.3 量子器件对均匀性与洁净度的特殊要求
量子光子器件对工艺波动的敏感度远高于经典光通信器件。以微环谐振器为例，谐振波长 λ 与波导有效折射率 n_eff 和环周长 L 满足 λ = n_eff·L/m（m 为整数）。若工艺导致波导宽度变化 Δw = 2 nm，硅波导的 n_eff 变化约 0.002，对应谐振波长漂移约 1.5 nm。对于 Q 值 10⁵ 的微环，线宽仅约 0.016 nm，1.5 nm 的漂移意味着谐振峰完全偏离设计值。因此量子光子芯片通常要求波导宽度均匀性优于 ±1 nm，厚度均匀性优于 ±2 nm，这在 200 mm 晶圆上需要代工厂具备先进的光刻和刻蚀控制能力。
洁净度方面，量子器件对缺陷和污染极为敏感。一个 100 nm 的颗粒落在波导上，会引入显著的散射损耗；金属离子污染会增大波导吸收；界面态会加剧非线性损耗。对于超导器件，任何磁性杂质都会降低约瑟夫森结的相干时间。因此量子光子流片通常要求 Class 100 甚至 Class 10 的洁净环境，并在关键工序后增加表面清洗和钝化步骤。设计端也应配合：避免尖锐拐角、减少大面积金属靠近波导、在版图中预留测试结构以监控工艺偏移。
- 工艺设计套件（PDK）版本与代工厂当前流片批次一致，层号、设计规则无变更。
- 波导宽度、间距、弯曲半径均满足 DRC，且关键尺寸留有 ±10% 工艺余量。
- 版图中包含工艺监控结构：线宽测试条、微环阵列、直波导损耗测试结构。
- 耦合方案已确认：光栅耦合器周期与刻蚀深度匹配代工厂工艺，或端面耦合的模斑尺寸匹配。
- 量子器件的工作温度、波长、Q 值目标已与工艺均匀性数据对齐，预留热调或温控余量。
- 流片后测试计划已明确：先测无源损耗和均匀性，再测量子功能（如 HOM 干涉、SPDC 计数）。
选择工艺路线时，不要只看单一指标。硅光子密度高但损耗大，氮化硅损耗低但尺寸大，铌酸锂非线性强但工艺复杂，超导性能好但需要极低温。实际量子光子芯片往往采用异质集成：用氮化硅做低损耗延迟线和压缩源，用铌酸锂做电光调制和频率转换，用硅做路由和探测，最后通过倒装焊或微转移打印集成到同一封装中。理解每条工艺路线的物理边界，才能在版图设计阶段做出正确的取舍。