2. ADC芯片选型与数据手册解读

ADC选型这事儿，说难不难，说简单也不简单。我见过不少工程师，上来就看采样率、分辨率，结果板子调出来性能一塌糊涂。为什么？因为数据手册里那些小字，才是真正要命的地方。

今天咱们就拿ADI的AD9680开刀，手把手教你怎么读数据手册。这款芯片我用了好几年，算是JESD204B接口的典型代表。

2.1 模拟输入范围：别被"满量程"骗了

AD9680的模拟输入范围标称是1.5Vpp到2.0Vpp。嗯，这里要注意——这个范围不是你想设多少就设多少，它跟你的前端电路有直接关系。

我个人习惯，先把输入阻抗搞清楚。AD9680是差分输入，阻抗100Ω。这意味着你的前端驱动放大器，必须能驱动这个负载。我曾经在一个项目里，用了普通的运放去推，结果高频段增益掉了3dB，数据全废了。

2.2 转换特性：SNR、SFDR、ENOB怎么看

数据手册里最核心的，其实是动态参数。你想想看，采样率再高，如果噪声大、谐波多，那采回来的数据也没法用。

AD9680在500MHz输入、1GSPS采样率下，典型SNR是65.5dBFS，SFDR是80dBc。这两个数字怎么理解？

• SNR（信噪比）：信号功率 vs 噪声功率。65.5dBFS意味着有效位数ENOB大约在10.6位左右。
• SFDR（无杂散动态范围）：信号功率 vs 最大杂散功率。80dBc说明谐波抑制做得不错。
• ENOB（有效位数）：这才是你真正能用的位数。AD9680标称14位，实际ENOB只有10.6位左右。

说白了，别被14位分辨率忽悠了。真正能用的，也就10位出头。我选型时，从来不看分辨率，只看ENOB和SFDR。

2.3 数字接口：JESD204B协议深度解析

JESD204B这个接口，说实话刚接触时挺头疼的。它跟传统的LVDS、CMOS完全不一样，是个高速串行协议。AD9680支持8条lane，每条lane最高跑12.5Gbps。

为什么会用这么复杂的接口？因为采样率上去了，数据量太大了。1GSPS、14位、双通道，总数据率是28Gbps。用LVDS的话，得几十对差分线，板子根本布不开。

2.3.1 协议层次结构

JESD204B分三层：传输层、数据链路层、物理层。我画了个图，帮你理清关系：

2.3.2 关键配置参数

配置JESD204B接口时，有几个参数必须搞明白：

• L（Lane数）：AD9680支持1、2、4、8条lane。Lane数越少，单条速率越高。
• M（转换器数）：AD9680是双通道，M=2。
• F（每帧字节数）：决定了帧结构。
• S（每帧样本数）：跟分辨率有关。

2.3.3 初始化序列（ILAS）

JESD204B上电后，有个握手过程叫ILAS。说白了，就是ADC告诉FPGA："我要开始发数据了，你准备好了没？"

ILAS分四个阶段：

1. 代码组同步（CGS）：FPGA发SYNC~信号，ADC回K28.5字符。
2. 初始帧同步：确认帧边界。
3. ILAS数据：ADC发送配置参数（L、M、F、S等）。
4. 用户数据：正式传输开始。

我调试时，经常用逻辑分析仪抓ILAS阶段的K28.5字符。如果这里不对，后面数据全是乱的。

2.4 选型实战建议

最后，给你几个选型时的检查点：

嗯，ADC选型这事儿，说到底就是平衡。采样率、分辨率、功耗、接口复杂度，每个都是取舍。AD9680是个好芯片，但用不好也是白搭。下一节咱们就聊聊，怎么把JESD204B接口在FPGA里真正跑起来。