2. 量子比特测控信号链基础

量子比特本身不能直接被“看见”，所有操控与读取都必须通过一条完整的模拟—数字混合信号链完成。理解这条链路的组成、信号形态与时间关系，是后续用 FPGA 做实时处理的前提。本节从操控与读取原理出发，梳理微波/射频信号的生成与采集路径，并落到反馈控制对时序的硬性要求。

一、操控与读取的物理原理

以超导 Transmon 量子比特为例，比特是一个非线性 LC 谐振子，其 |0⟩ 与 |1⟩ 能级差通常在 4～6 GHz 的微波频段。操控的本质是施加接近该频差的微波脉冲，使布居数在 |0⟩、|1⟩ 之间发生 Rabi 振荡。设驱动强度对应的 Rabi 频率为 Ω，脉冲时长 t 满足 Ωt = π 时完成一次比特翻转（π 脉冲），Ωt = π/2 时制备叠加态。因此操控脉冲的幅度、频率、相位和包络形状，直接决定旋转轴与旋转角。

读取则借助色散耦合：比特与一个读取谐振腔耦合，比特处于 |0⟩ 或 |1⟩ 时，腔的谐振频率会分别偏移 ±χ。向腔发送一个探测音（readout tone），反射/透射信号的相位与幅度就携带了比特状态信息。由于单个探测音的光子数极低，反射信号非常微弱，必须经过量子极限附近的低噪声放大（如行波参量放大器 JPA/TWPA）后再下变频、采样，最后通过积分判别区分 |0⟩/|1⟩。

二、微波/射频信号的生成与采集

典型测控通道由“数字基带 + 模拟射频”两段构成。FPGA 侧产生数字中频（IF）信号，经 DAC 转换为模拟波形，再与本振（LO）混频上变频到比特频率；接收方向则相反：射频信号经 LNA、混频下变频到中频，由 ADC 采样后送入 FPGA 做数字解调。

数字上变频常用复数混频：设基带包络为 I(n)+jQ(n)，数字本振为 e^{j2πf_IF n/f_s}，则输出 s(n) = Re[(I+jQ)·e^{j2πf_IF n/f_s}]。包络通常用高斯或 DRAG 形状抑制泄漏到 |2⟩ 的误差。一个可参考的示例参数：采样率 f_s = 1 GSPS，中频 f_IF = 100 MHz，比特频率 5 GHz，则 LO 设为 4.9 GHz，混频后落在 5 GHz。这些数值属于教学示例，实际需按器件与频段标定。

采集侧的关键是解调。ADC 采样后，FPGA 将信号分别与 cos、sin 数字本振相乘并做累加积分，得到 I、Q 两路分量，再计算幅值 √(I²+Q²) 与相位 atan2(Q,I)。积分窗口长度需与读取脉冲匹配，过短则信噪比不足，过长则引入弛豫导致的态混淆。

三、反馈控制的时序要求

反馈控制是量子纠错、态制备与主动重置的基础。其核心是：读取结果必须在比特退相干之前完成判决，并触发下一轮操控。以超导比特为例，T1 约 30～100 μs，T2* 约 20～80 μs，而典型反馈延迟要求控制在 1 μs 以内，才能保证在相干时间内完成“测量—判决—反馈”闭环。

这条闭环的延迟由几段构成：ADC 采样与传输延迟、数字解调与积分窗口、判决逻辑（阈值比较或查表）、以及 DAC 重新加载波形的准备时间。FPGA 的优势在于把解调、积分、判决全部放在硬件流水线中并行执行，避免 CPU 中断与总线传输带来的微秒级抖动。实际工程中，积分窗口通常取 200～500 ns，判决逻辑用组合逻辑或单周期比较器实现，DAC 波形预加载在 BRAM 中，触发后仅需切换地址即可输出。

四、工程实现中的关键参数与判断

在 FPGA 中实现这条链路时，需要关注几个可观测的参数。第一是解调信噪比：通过 I/Q 平面上的态分布直方图判断，|0⟩ 与 |1⟩ 两个簇的距离应远大于各自方差，通常要求分离度大于 3σ。第二是积分窗口长度：窗口过短，SNR 不足；窗口过长，弛豫导致 |1⟩ 衰减到 |0⟩，态混淆增加。第三是反馈延迟：可用示波器同时观测读取脉冲触发信号与反馈脉冲输出，测量两者边沿间隔。

一个可参考的调试流程示例：先固定读取脉冲幅度与频率，扫描积分窗口从 100 ns 到 800 ns，记录 |0⟩/|1⟩ 的 I/Q 分布分离度；选择分离度最大且不再显著提升的窗口长度作为工作点。随后测量反馈延迟，若超过 1 μs，检查解调流水线是否有多余寄存器级、判决是否走了慢速总线。这些步骤属于工程调试的合理示例，具体数值需按实际硬件标定。

总结来看，量子比特测控信号链是一条“数字生成 → 模拟上变频 → 量子操控 → 读取放大 → 下变频采集 → 数字解调 → 实时判决 → 反馈触发”的闭环。FPGA 的价值不在于替代模拟前端，而在于把解调、积分、判决这些环节压缩到硬件流水线中，使反馈延迟进入亚微秒量级，从而支撑量子纠错等对时序敏感的应用。