2. 量子测控信号链基础

量子测控系统本质上是一条“数字—模拟—射频—量子—射频—模拟—数字”的闭环信号链。上位机或FPGA产生数字脉冲包络，经DAC转换为模拟基带信号，再由混频器上变频到量子比特的工作频率，通过放大器和衰减器送入稀释制冷机内的量子芯片；量子比特返回的微弱读出信号经环形器隔离、低噪声放大器放大、下变频解调后，由ADC采样回数字域，最终在FPGA中完成解调、积分与态判别。理解这条链路中每个器件的角色与关键指标，是后续做闭环反馈和自动校准的前提。

一、信号链的整体拓扑

以超导量子比特为例，典型测控链路可分为操控通道（XY驱动、Z偏置）和读出通道两大部分。操控通道负责把基带脉冲搬移到4～8 GHz的微波频段；读出通道则把量子比特色散耦合的读出谐振腔响应搬回基带。整条链路中，任何一级的噪声、非线性或时延都会直接反映到量子比特的保真度上。

二、DAC与AWG：把数字脉冲变成模拟波形

AWG（任意波形发生器）的核心是高速DAC。以14 bit、1 GSPS的DAC为例，它每个采样点可分辨 2¹⁴ = 16384 个电平，量化步长约为满量程的 1/16384。若满量程为 1 Vpp，则最小可分辨电压约 61 μV。对于量子比特操控，我们通常需要高斯型或DRAG型脉冲包络，其上升沿和拖尾对量化噪声非常敏感，因此DAC的有效位数（ENOB）比标称位数更值得关注。

DAC的关键指标包括：采样率（决定可合成信号的最高频率，奈奎斯特极限为采样率的一半）、无杂散动态范围（SFDR，衡量杂散分量相对载波的抑制能力）、以及建立时间。实际使用中，DAC输出后必须接低通滤波器，滤除采样镜像，否则镜像频率会直接落到量子比特频率上造成误操作。

三、混频器：频率搬移的核心

量子比特工作在4～8 GHz，而DAC直接输出该频段信号会受采样率限制且杂散严重。因此采用“基带DAC + 混频器上变频”的方案：DAC输出几十到几百MHz的中频（IF）信号，本振（LO）提供接近量子比特频率的载波，混频器输出 RF = LO ± IF。选择上边带还是下边带，取决于滤波器设计和LO频率规划。

混频器的关键指标是变频损耗（典型5～8 dB）、本振到射频的隔离度（LO-RF isolation，典型30～40 dB）以及1 dB压缩点。LO泄漏若过大，会直接照射量子比特造成额外退相干，因此实际链路中常采用IQ混频器配合镜像抑制，或在混频器后加带通滤波器进一步抑制LO泄漏。

四、放大器与衰减器：功率与噪声的平衡

操控通道上，DAC输出功率通常只有0 dBm量级，而量子比特需要的驱动功率在−20～−40 dBm，因此需要衰减器而非放大器。衰减器同时起到隔离DAC噪声、匹配阻抗的作用。读出通道则相反：量子比特返回的信号功率可低至−120 dBm，必须先用低噪声放大器（LNA）放大，且LNA要尽量靠近量子芯片以降低后级噪声贡献。

链路噪声系数（NF）由第一级主导。若LNA噪声温度为2 K，增益40 dB，则后级混频器和ADC的噪声被大幅压制。这也是为什么读出链路中LNA通常放在4 K温区甚至更低温度级。

五、ADC：把读出信号带回数字域

ADC负责对下变频后的中频信号采样。以12 bit、1 GSPS ADC为例，其理论信噪比约为 6.02×12 + 1.76 ≈ 74 dB，对应ENOB约12 bit。但实际受时钟抖动、输入带宽和非线性影响，ENOB通常只有9～10 bit。对于量子态判别，我们关心的是积分后的信噪比，而非单点采样精度，因此ADC的采样时钟抖动（典型＜100 fs）和通道间一致性更为关键。

六、链路预算示例

假设读出信号从量子芯片返回时为−120 dBm，经过环形器损耗1 dB、LNA增益40 dB、混频器变频损耗7 dB、中频放大20 dB，到达ADC输入端的功率约为：−120 − 1 + 40 − 7 + 20 = −68 dBm。ADC满量程若为0 dBm，则还有68 dB的动态余量，足以覆盖量子态判别所需的信噪比。这个预算过程是链路设计的基本功，也是后续自动校准中功率扫描的起点。

七、从信号链到闭环反馈

理解这条链路后，闭环反馈的切入点就清晰了：FPGA根据ADC采样结果判别量子态，若发现态判别错误率上升，则调整DAC脉冲参数（如DRAG系数、脉冲幅度）或读出频率与功率。自动校准本质上是在这条链路的多个可调节点上做参数搜索，而信号链的时延、噪声和非线性决定了搜索的收敛速度与最终保真度上限。