4. 时间基准与时钟系统

量子测控系统对时间精度的要求，往往比经典电子系统苛刻几个数量级。以超导量子比特为例，一个 X 门通常在 20～40 ns 内完成，若微波包络的边沿抖动达到 100 ps，就会在脉冲面积上引入约 0.3%～0.5% 的误差，直接表现为门保真度下降。因此，时间基准与时钟系统不是"配套电路"，而是决定整机性能的底层基础设施。本节从基准源、频率合成、分配到时钟树设计，逐层说明如何构建一条低抖动的时钟链路。

一、时间基准：原子钟与恒温晶振的分工

时间基准的核心指标是频率准确度（长期稳定度）与相位噪声（短期稳定度），二者由不同器件承担。

原子钟提供长期准确度。铷原子钟的日漂移约 1×10⁻¹¹～1×10⁻¹²，即一天误差在纳秒量级；铯束钟准确度更高，可达 1×10⁻¹³ 以上。在量子实验室中，原子钟通常作为 10 MHz 参考，通过 GPS 驯服或本地铷钟保持，用于保证多台仪器、多次实验之间的时间戳可对齐。它的短板是短期相位噪声较差，近载波（1 Hz～1 kHz 偏移）相位噪声往往在 -80～-100 dBc/Hz，不能直接作为采样时钟。

恒温晶振（OCXO）提供短期稳定度。将石英晶体置于恒温槽内（典型 70～90 ℃，控温精度 ±0.01 ℃），可把温度引起的频率漂移压到 1×10⁻⁹～1×10⁻¹⁰ 量级。OCXO 在 10 Hz～100 kHz 偏移处的相位噪声可做到 -140～-160 dBc/Hz，是低抖动时钟链路的近端主力。但它存在老化漂移（典型 0.5～5 ppb/天），长期准确度不足。

工程上的标准做法是互补组合：用原子钟的长期稳定度去"驯服"OCXO，使 OCXO 既保留低相位噪声，又获得原子钟的长期准确度。这一过程由锁相环完成。

二、锁相环：频率合成与抖动传递

锁相环（PLL）把参考频率倍频到目标频率，同时决定抖动如何从参考传递到输出。其核心关系是：

环路带宽 f_c 决定抖动来源的分界
f_offset < f_c  ：输出抖动跟随参考（参考抖动被传递）
f_offset > f_c  ：输出抖动由 VCO/OCXO 自身决定（参考抖动被抑制）
总抖动 ≈ 参考抖动经低通 + VCO 抖动经高通

因此环路带宽存在最优值：带宽太窄，VCO 近端噪声无法被抑制；带宽太宽，参考的远端噪声直接透传。对于量子测控常用的 10 MHz 参考 → 1 GHz 采样时钟链路，环路带宽通常取 10～100 kHz，配合窄带 VCXO 或 OCXO 作为压控源，可把 1 GHz 输出的积分抖动（12 kHz～20 MHz）压到 50～100 fs rms。

需要注意分频比 N 的抖动放大：整数分频 PLL 的输出相位噪声中，参考噪声贡献会被放大 20log₁₀N。若从 10 MHz 直接倍频到 5 GHz，N=500，即放大 54 dB，参考的近端噪声会被显著抬升。实际设计中常采用"两级 PLL"或"PLL + 直接倍频"结构：第一级把 10 MHz 锁到 100 MHz（N=10，放大 20 dB），第二级再用低噪声倍频器或第二级 PLL 升到目标频率，避免单级大 N 带来的噪声放大。

三、时钟分配网络与低抖动时钟树

基准和合成只解决了"源"，真正到达每个量子比特控制通道的时钟，还要经过分配网络。分配网络的设计目标有三个：等长、等抖动、隔离。

等长：多通道之间的时钟偏斜（skew）必须远小于脉冲时间尺度。若 8 个通道的走线长度差 10 mm，在 FR4 上（约 6.7 ps/mm）就产生约 67 ps 偏斜，对 20 ns 门而言已不可忽略。因此时钟树采用"星形 + 等长蛇形"布线，把通道间偏斜控制在 5 ps 以内。

等抖动：分配链路中的每一级缓冲器、分路器都会叠加抖动。时钟树应尽量采用低附加抖动的扇出缓冲器（典型附加抖动 20～50 fs rms），并减少级数。每增加一级缓冲，抖动按平方和累加：若每级 30 fs，三级后约 52 fs，五级后约 67 fs。

隔离：数字控制信号、DAC 采样时钟、微波本振必须分区供电和分区布线，避免开关噪声通过电源或地耦合进时钟。常用手段包括独立 LDO、铁氧体磁珠隔离、以及时钟走线包地。

四、时钟链路整体关系

把上述四层串起来，就得到量子测控系统典型的时间基准链路。下图给出从原子钟到各控制通道的完整信号流与关键参数位置，便于对照设计。

五、设计校核与常见问题

完成链路设计后，需要做两项校核。第一是抖动预算校核：把参考源、PLL、分配网络各环节的积分抖动按平方和相加，确认总抖动小于系统允许值。上例中 20 fs、40 fs、30 fs、10 fs 四项平方和开方约 54.8 fs，满足 100 fs 目标。第二是偏斜校核：用矢量网络分析仪或时域反射测量各通道时延，确认通道间偏斜小于脉冲宽度的 1/10。对 20 ns 门，偏斜应小于 2 ns；若要求更高保真度，则压到 100 ps 以内。

实际调试中常见三类问题。其一是参考失锁：原子钟驯服 PLL 的环路带宽过窄，导致 OCXO 老化漂移超出捕获范围，表现为输出频率缓慢偏移。解决方法是定期校准或采用双环路结构。其二是抖动超标：多因分配级数过多或电源噪声耦合，可通过减少缓冲级数、更换低噪声 LDO、增加电源滤波改善。其三是通道间偏斜：多由走线不等长或连接器不一致引起，需重新做等长布线并统一连接器型号。

总结来看，时间基准与时钟系统的设计逻辑是：原子钟管长期、OCXO 管短期、PLL 管合成与传递、分配网络管到达质量。四层各司其职，任何一层的抖动或偏斜超标，都会在最终的量子门保真度上体现出来。设计时应先明确总抖动预算，再逐层分配指标，最后通过实测校核闭环。