4. 触发、时钟与同步信号体系

在多通道量子测控系统中，通道之间“看起来同时”并不等于“真正同时”。决定一致性的，不是某一路 AWG 或采集卡的采样率，而是整套触发、时钟与同步信号体系是否把各通道约束在同一个时间基准上。工程上通常把这一体系拆成五类信号：全局触发、同步时钟、门控信号、标记信号和握手信号。它们职责不同，混用会直接导致时序错位。

全局触发回答“什么时候开始”。它是一条广播式的事件信号，所有需要协同的板卡、AWG、数字化仪在同一时刻收到边沿后启动各自的波形播放或采集。全局触发只负责对齐“起点”，不负责维持“过程中的节拍”。同步时钟回答“以什么节拍走”。它通常是 10 MHz 参考或 100 MHz~1 GHz 的采样时钟，经时钟分发网络送到各板卡，使所有 DAC/ADC 的采样时刻落在同一时间栅格上。门控信号回答“哪一段时间允许动作”，例如控制某路微波开关、激光快门或采集窗口的使能区间。标记信号回答“过程中发生了什么”，由 AWG 在指定采样点输出，用于标记某个脉冲的起止、某段序列的边界，供示波器或采集卡回读对齐。握手信号回答“对方准备好了吗”，是双向的请求/应答，用于跨机箱、跨厂商设备之间建立可靠的启动顺序。

五类信号的关系可以用下面的信号链来理解：时钟提供时间栅格，触发在栅格上选定起点，门控限定有效窗口，标记记录内部事件，握手保证设备间顺序可靠。

设计触发扇出时，核心矛盾是“扇出数量”与“边沿质量”的权衡。假设系统有 8 块 AWG，每块需要一路全局触发。若用单路触发源直接驱动 8 个负载，容性负载叠加会使边沿变缓，通道间到达时间差（skew）可能达到数百皮秒。工程上通常采用两级扇出：第一级用低抖动时钟缓冲器把触发复制成 4 路，第二级每路再驱动 2 块板卡，使每级扇出比不超过 4。触发走线应做等长处理，若某路走线比参考路长 15 cm，按 FR-4 中信号传播速度约 15 cm/ns 估算，就会引入约 1 ns 的固定延迟，足以让两个通道的脉冲错开一个采样点以上。

时钟分发的关键是偏斜控制。假设采样率为 1 GS/s，采样周期为 1 ns。若两通道时钟偏斜为 50 ps，相当于 0.05 个采样周期，对多数量子门操作尚可接受；但若偏斜达到 300 ps，就会造成 0.3 个采样点的错位，在需要相位相干的操控中直接破坏一致性。因此时钟分发应使用低偏斜扇出芯片，各支路 PCB 走线等长，并在接收端做阻抗匹配。对于跨机箱场景，建议使用同一台 10 MHz 参考源锁定所有机箱，而不是让各机箱自由运行后再用触发对齐。

同步复位策略解决的是“上电后各通道状态未知”的问题。系统上电或重新配置后，各板卡的内部计数器、序列状态机可能处于不同相位。此时应先拉低全局同步复位，保持至少 10 个参考时钟周期，再释放复位，使所有通道从同一已知状态出发。复位释放后，再发送全局触发启动序列。顺序不能颠倒：先复位、后触发，否则触发可能落在某些通道尚未就绪的时刻。

触发抖动、时钟偏斜和信号完整性是约束多通道一致性的三个主要因素。触发抖动表现为同一触发边沿到达不同通道的时间随机波动，典型低抖动扇出可做到 10~20 ps RMS，而普通逻辑门扇出可能达到 100 ps 以上。时钟偏斜是固定或缓变的到达时间差，可通过等长走线和匹配负载控制。信号完整性则关注过冲、振铃和串扰：触发线若与高摆幅 RF 线并行过长，耦合噪声可能造成误触发；时钟线若终端不匹配，反射会使边沿出现台阶，接收端可能在一个时钟沿上产生多次翻转。

实际调试时，可用示波器同时观察两路标记信号来评估一致性。例如让 AWG 通道 1 和通道 2 在各自序列的第 100 个采样点输出一个标记脉冲，用示波器测量两个标记边沿的时间差。若差值稳定在 ±20 ps 以内，说明触发和时钟体系基本对齐；若差值在多次触发间随机跳动，则优先排查触发扇出和时钟抖动；若差值固定偏大，则检查走线等长和板卡内部延迟补偿设置。

综合来看，触发扇出要控制级数和等长，时钟分发要控制偏斜和阻抗，同步复位要保证顺序和稳定时间。三者共同决定多通道系统能否在亚纳秒尺度上保持一致。设计时建议先明确各通道允许的最大时间误差预算，再把这个预算分配给触发抖动、时钟偏斜、走线延迟差和板卡内部延迟，逐项验证，而不是等系统搭好后被动排查。