4. 基带脉冲波形设计
在超导量子比特的IQ调制链路中，基带脉冲波形决定了最终加载到量子比特上的微波包络形状。IQ混频器把基带I、Q两路信号搬移到本振频率附近，因此基带波形的时域形状与频谱宽度，直接决定了量子比特感受到的驱动强度、频谱泄漏以及泄漏到非计算态的概率。本节围绕三种最常用的基带包络——高斯、DRAG、余弦（含升余弦/平顶余弦）——讨论它们的时域、频域特性，以及这些特性如何影响单比特门保真度。
一、为什么不能直接用矩形脉冲
最直观的基带波形是矩形脉冲：在门时长 Tg 内幅度恒定，其余时间为零。它的时域边缘是理想阶跃，对应频谱为 sinc 函数，旁瓣衰减极慢（约 -13 dB 第一旁瓣），高频分量会激励量子比特的高能级以及相邻耦合的比特、谐振腔模式。对 Transmon 而言，|1⟩→|2⟩ 的泄漏是主要误差来源之一。因此实际系统几乎都采用平滑包络，用可控的上升/下降沿把频谱能量压缩在主瓣内。
二、高斯包络：时频折中的基准
高斯脉冲的基带形式为
Ω(t) = A · exp( -(t - Tg/2)² / (2σ²) ), 0 ≤ t ≤ Tg其中 σ 是标准差，常以截断系数 n = Tg/(2σ) 描述截断程度。高斯函数的傅里叶变换仍是高斯，因此频谱无旁瓣、衰减极快，这是它最大的优点。代价是：为了把脉冲限制在有限时长 Tg 内，必须在两端截断，截断越狠（n 越小），时域跳变越明显，频谱旁瓣重新抬升。工程上常取 n = 2 或 n = 4：n=2 时脉冲更短、频谱略宽；n=4 时更平滑但有效带宽更窄。
高斯脉冲的频谱宽度近似为 Δf ≈ 1/(2πσ)（半高全宽量级）。若量子比特的非谐 α/2π ≈ -300 MHz，则要求脉冲频谱在 300 MHz 处已有足够衰减，否则会激发 |2⟩。这给出了 σ 的下限，也即门时长 Tg 的下限。高斯脉冲实现简单、参数少，适合作为校准起点，但它对泄漏的抑制是"被动"的——只能靠压窄带宽，无法主动抵消。
三、DRAG：主动抑制泄漏
DRAG（Derivative Removal by Adiabatic Gate）在高斯包络基础上，给 Q 路叠加一个正比于 I 路时间导数的修正项：
I(t) = A · exp( -(t-Tg/2)²/(2σ²) )
Q(t) = β · dI(t)/dt
= -β · A · (t-Tg/2)/σ² · exp( -(t-Tg/2)²/(2σ²) )其物理含义是：当驱动频率与 |0⟩→|1⟩ 跃迁存在失谐 Δ 时，|1⟩→|2⟩ 的虚部跃迁会被这个导数项部分抵消。β 的最优值近似为 β ≈ -Δ·σ²/... ，实际中通常以 β 为扫描参数，通过 Ramsey 或泄漏测量找到使 |2⟩ 布居最小的值。典型量级：σ ≈ Tg/4，β 在 0.3～0.8 之间（无量纲，取决于失谐与脉冲归一化约定）。
DRAG 的频域特征是：I 路仍是高斯谱，Q 路的导数对应频谱乘以 jω，因此 Q 路在高频端被加权，整体等效于在 |2⟩ 跃迁频率处形成一个"零点"，主动压低该频点的驱动。这使得 DRAG 能在相同 Tg 下获得比纯高斯更低的泄漏，是目前超导单比特门的主流方案。
四、余弦与升余弦包络：平滑边缘与解析可控
余弦类包络常见两种形式。其一是升余弦（raised cosine）：
Ω(t) = A/2 · [1 - cos(2πt/Tg)], 0 ≤ t ≤ Tg它在两端一阶导数为零，频谱旁瓣按 1/f³ 衰减，比矩形好得多，但主瓣比高斯宽。其二是平顶余弦（cosine ramp / flat-top）：在中间保持恒定幅度，两端各用一段余弦上升/下降沿 Tr。这种波形在频域上主瓣更窄、边缘更陡，适合需要精确控制脉冲面积（旋转角）的场合，例如需要长脉冲做精细相位积累时。上升沿 Tr 越短，频谱越宽；通常取 Tr ≈ Tg/10 到 Tg/4。
余弦包络的优点是解析形式简单、面积可精确计算，便于在 FPGA 中用查找表或 CORDIC 实时生成；缺点是泄漏抑制不如 DRAG 主动，通常需要配合频率失谐优化或额外的校准。
五、时域—频域—量子比特响应的对应关系
把上述关系串起来看：基带包络的时域形状 → 经 IQ 混频搬移到 f_LO → 实际驱动谱 = 基带谱平移 → 与量子比特跃迁谱线卷积 → 决定 |1⟩ 布居与 |2⟩ 泄漏。因此设计流程通常是：先根据非谐和门时长确定允许的频谱宽度，再选包络类型，最后用 β、σ、Tr 等参数扫描优化。
六、参数选择与校准要点
实际调参时，建议按以下顺序推进。第一，固定门时长 Tg（例如 20 ns 或 40 ns），根据非谐 α 估算允许的频谱宽度，选择 σ 使高斯谱在 |α| 处衰减到 -30 dB 以下。第二，若泄漏仍显著，切换到 DRAG，先固定 σ，再扫描 β，用 |2⟩ 布居或 Ramsey 对比度作为代价函数。第三，若需要更精确的旋转角控制，改用平顶余弦，固定 Tr 后扫描幅度 A 使脉冲面积对应目标旋转角。第四，所有波形在 FPGA 中生成时要注意 DAC 量化位数与采样率：采样率至少为基带带宽的 4～5 倍，否则会引入镜像和量化噪声。
判断依据：若单比特随机基准（RB）误差随 Tg 缩短而急剧上升，通常是频谱过宽导致泄漏；若误差对 β 不敏感，说明失谐或非谐估计有误，应先重新标定 f_q 与 α。
常见误区：把 DRAG 的 β 当作"越大越好"。β 过大会在 Q 路引入过冲，反而增加高频分量和 |2⟩ 泄漏。β 的最优值依赖失谐 Δ 与 σ，必须实测扫描确定，不能照搬文献数值。
总结来看，高斯、DRAG、余弦三类包络分别对应"简单基准""主动抑制""平滑可控"三种设计取向。理解它们的时频对应关系，是把 IQ 脉冲从"能加"推进到"加得准"的关键一步。