1. 课程导入与量子硬件噪声全景

量子计算的能力上限，并不只由量子比特数目决定。一个拥有上百个量子比特的处理器，如果每个门操作的错误率都在 10⁻² 量级，那么执行 50 层双比特门后，成功概率会衰减到 (1−10⁻²)⁵⁰ ≈ 0.6 以下，算法结果几乎被噪声淹没。这正是本课程要解决的核心问题：相干性如何被噪声破坏，以及我们如何通过噪声工程把可用计算窗口延长到足以完成有意义的任务。

学习目标

完成本课程后，你应当能够：

• 用 T₁、T₂、T₂* 等参数定量描述量子硬件的相干性，并区分能量弛豫与退相位两类机制；
• 识别超导、离子阱、中性原子、光子等主流平台的主要噪声来源及其物理根源；
• 读懂并绘制噪声功率谱 S(ω) 与滤波函数的关系，理解为什么"噪声频率"比"噪声幅度"更关键；
• 针对具体噪声类型选择动态解耦、回声序列、量子纠错或最优控制等抑制手段；
• 完成一个从噪声建模、参数提取到抑制方案验证的完整项目闭环。

相干性与噪声工程的核心地位

量子计算的每一步操作都建立在"量子态还能被记住"这一前提上。相干性就是这种记忆能力的度量。以最常见的超导 transmon 为例，能量弛豫时间 T₁ 描述量子比特从激发态 |1⟩ 衰减到基态 |0⟩ 的特征时间，主要来自与环境的能量交换；退相位时间 T₂ 描述叠加态相位关系的丢失，满足 1/T₂ = 1/(2T₁) + 1/T_φ，其中 T_φ 是纯退相位时间。实验中常测到的 T₂* 还包含低频噪声导致的非指数衰减，通常用拉姆齐干涉条纹的包络来提取。

这些参数直接决定门保真度。一个受退相位影响的量子比特，其相干性按 exp(−t/T₂) 衰减，因此单比特门时间 t_g 必须远小于 T₂。若某器件 T₂ = 80 μs，单比特门 20 ns，则单次门引入的相干损失约 0.025%；但双比特门通常需要 200–500 ns，损失上升到 0.3%–0.6%。当电路深度增加，误差累积，这就是为什么噪声工程不是可选项，而是量子计算能否规模化的决定性因素。

典型硬件平台噪声概览

不同物理实现对应不同的噪声谱，理解这一点是选择抑制策略的前提。下面这张图把四个主流平台的噪声来源、主导机制与典型参数放在同一张关系图中，便于横向对照。

从图中可以看出，超导平台受限于介电损耗和磁通噪声，相干时间在百微秒量级；离子阱和中性原子天然具有更长的相干时间，但门速度较慢；光子平台损耗低、速度快，但需要高效的探测和相位稳定。噪声工程的任务，就是针对每种平台的主导噪声，选择匹配的抑制手段。

课程项目任务说明

本课程以一个贯穿始终的项目为主线：针对一个给定的超导 transmon 量子比特参数集，完成噪声建模、相干性参数提取、抑制方案设计与效果验证。项目分为四个阶段，每个阶段对应课程的一个模块。

第一阶段，你将拿到一组示例参数：T₁ = 120 μs，T₂ = 90 μs，单比特门时间 20 ns，双比特门时间 250 ns，磁通噪声幅度 A_Φ = 1 μΦ₀/√Hz，噪声谱指数 α = 0.9。你需要根据这些参数计算纯退相位时间 T_φ，并绘制拉姆齐干涉的预期衰减曲线。第二阶段，你将设计一组 CPMG 动态解耦序列，脉冲数 N 从 1 到 16，计算不同 N 下的滤波函数，并预测 T₂ 的改善倍数。第三阶段，你将对比动态解耦与量子纠错在给定错误率下的资源开销。第四阶段，你将整合所有结果，给出该量子比特在目标算法深度下的可行性判断。

需要强调的是，噪声工程不是"把噪声降到零"——这在物理上不可能。它的目标是在给定噪声谱下，通过序列设计、编码和控制系统，把噪声对计算结果的影响压制到纠错阈值以下。理解这一点，你就掌握了本课程的核心思维方式。