4. 硅量子点制备工艺与材料工程

硅量子点自旋量子比特的性能上限，很大程度上不由“量子”决定，而由“材料与工艺”决定。一个电子自旋的相干时间 T₂* 会被 ²⁹Si 核自旋、界面陷阱、电荷噪声和栅极漏电共同限制。因此，制备工艺的核心目标可以概括为三件事：把电子限制在确定的位置、把噪声源降到足够低、把界面缺陷密度压到可接受范围。本节围绕 SOI 衬底、栅极定义、离子注入、退火与界面陷阱控制，给出可执行的工艺思路与判断依据。

一、SOI 衬底：从“硅片”到“可限制电子的薄硅层”

硅量子点通常制作在绝缘体上硅（SOI）衬底上，典型结构为：底部硅衬底（handle wafer）—埋氧层（BOX，SiO₂）—顶层硅（device layer）。顶层硅的厚度直接决定量子点的垂直限制与栅极耦合效率。对于单电子晶体管（SET）或双量子点，顶层硅厚度常取 10–50 nm；若要做少电子量子点，顶层硅需更薄（约 5–15 nm），以增强栅极对沟道电势的控制。BOX 厚度通常为 100–400 nm，用于隔离衬底漏电并抑制衬底噪声耦合。

选材时需关注三个参数：顶层硅的晶向（常用 (100) 或 (110)）、掺杂浓度（本底掺杂应低于 10¹⁵ cm^-3，避免随机杂质形成杂散势阱）以及 BOX 的针孔密度。若 BOX 存在针孔，栅极电压会通过针孔向衬底漏电，表现为栅漏电流随栅压指数上升，此时应更换衬底或增加 BOX 厚度。

二、栅极定义：把“电极图形”变成“势阱位置”

栅极定义决定量子点的位置、数量和耦合强度。常用方案包括电子束光刻（EBL）结合剥离（lift-off）或刻蚀。对于硅量子点，栅极通常为指状栅（finger gate）、单栅、双栅或交叉栅结构。关键尺寸（CD）一般在 20–100 nm，栅间距决定量子点间隧穿耦合 t_c。栅间距越小，耦合越强；但过小会导致栅极间漏电和电容串扰。

栅极金属的选择需兼顾功函数与热稳定性。常用 Ti/Au、Al 或 Pd。若后续退火温度超过 400 ℃，Al 易与 Si 反应生成 Al-Si 合金，破坏界面，因此高温工艺应优先选用多晶硅栅或难熔金属（如 TiN、W）。栅介质通常为热氧化 SiO₂ 或原子层沉积（ALD）Al₂O₃/HfO₂ 叠层，厚度约 5–20 nm。介质越薄，栅极对沟道的控制越强，但漏电和界面陷阱也会增加，需要在“控制力”与“噪声”之间折中。

三、离子注入：为欧姆接触和势垒提供掺杂

离子注入用于形成源漏接触区、势垒栅下方的掺杂势垒以及衬底接触。对于硅量子点，注入剂量和能量需精确控制，避免注入损伤进入量子点区域。典型参数示例：磷（P）注入能量 10–30 keV，剂量 1×10¹⁴–1×10¹⁵ cm^-2，用于形成 n⁺ 源漏；硼（B）注入用于 p 型衬底接触。注入后需通过退火激活掺杂并修复晶格损伤。

注入掩模通常由光刻胶或 SiO₂ 硬掩模构成。若掩模边缘与量子点区域距离过近，注入横向散射可能引入额外杂质，导致量子点势阱被扰动。因此，注入区与量子点之间应保留 50–200 nm 的隔离带，具体取决于注入能量和掩模厚度。

四、退火：激活掺杂与修复损伤的“热窗口”

退火是硅量子点工艺中最敏感的一步。温度过低，掺杂未激活，接触电阻高；温度过高，杂质扩散会改变量子点区域的掺杂分布，甚至破坏栅介质。常用快速热退火（RTA）：900–1050 ℃，5–30 s，N₂ 或 Ar 气氛。对于已形成栅介质的样品，退火温度需降至 400–600 ℃，以避免介质晶化或界面反应。

退火后的判断依据包括：源漏接触的 I-V 曲线是否线性（欧姆接触）、接触电阻是否低于约 1 kΩ·μm（示例目标值）、以及量子点区域的库仑阻塞峰是否清晰。若 I-V 曲线仍呈非线性，说明掺杂未充分激活或界面有残留氧化层，可考虑增加退火时间或先进行 HF 漂洗去除自然氧化层。

五、界面陷阱控制：决定相干时间的关键

硅量子点与 SiO₂ 界面处的 Pb 中心（硅悬挂键）和近界面氧空位是主要的电荷噪声源。它们会捕获/释放电子，产生随机电报信号（RTN），导致量子点电势波动，从而降低 T₂*。控制界面陷阱的常用手段包括：

• 氢钝化：在 400 ℃ 的 H₂/N₂ 气氛中退火 30–60 min，使 Si 悬挂键与 H 结合，可将界面陷阱密度 D_it 降至 10¹⁰–10¹¹ cm^-2eV^-1 量级。
• 氟钝化：在栅介质沉积前用 HF 或含氟溶液处理，形成 Si-F 键，提高界面稳定性。
• ALD 界面层：先沉积 1–2 nm Al₂O₃ 再沉积 HfO₂，可减少 SiO₂/Si 界面的悬挂键。
• 降低工艺热预算：避免高温过程引入新的界面态，后续金属化尽量在 400 ℃ 以下完成。

判断界面陷阱是否受控，可通过测量量子点的电荷稳定性图（charge stability diagram）中库仑峰宽度和 RTN 幅度来评估。若 RTN 幅度超过约 0.1 e（示例阈值），说明界面陷阱仍较活跃，需优化钝化工艺。

六、工艺整合与结果判断

把上述步骤串起来，一个典型的硅量子点制备流程为：SOI 衬底清洗 → 台面隔离（刻蚀顶层硅形成有源区）→ 离子注入源漏与衬底接触 → RTA 激活 → 栅介质沉积（热氧化或 ALD）→ 栅极光刻与金属剥离 → 低温氢钝化。每一步都会影响最终的电学与量子特性。

判断工艺是否成功，可从三个层面观察：电学层面，栅漏电流应低于约 1 nA（示例阈值），源漏 I-V 呈线性；量子层面，在低温（< 1 K）下能观察到清晰的库仑阻塞峰和电荷稳定性图；噪声层面，RTN 幅度应低于 0.1 e，且 T₂* 在回波测量下达到微秒量级。若库仑峰模糊或 RTN 过大，应优先排查界面陷阱和退火工艺，而不是急于调整量子点栅压。

最后需要强调，硅量子点的材料工程本质上是“噪声工程”。SOI 衬底决定初始噪声基底，栅极定义决定控制能力，离子注入与退火决定掺杂分布与接触质量，界面陷阱控制决定最终相干时间。只有把这四者放在同一个热预算和界面工程框架下协同优化，才能得到可重复、可扩展的硅量子点自旋量子比特。