4. 超导量子比特的制备工艺
超导量子比特的性能上限，很大程度上在制备阶段就被决定了。一个 transmon 比特的核心是“电容岛 + 约瑟夫森结 + 读出谐振腔 + 控制/读取布线”，它们要在同一芯片上以纳米级精度叠合，同时把材料损耗、界面损耗和串扰压到最低。本节按工艺顺序展开：先看薄膜如何长出来，再看图形如何定义，然后聚焦最关键的结氧化，最后讨论空气桥与倒装焊这两类“后段”互连手段。
一、薄膜沉积：决定损耗的第一道关口
超导量子比特通常采用 Nb、Al、Ta 或 TiN 作为超导层，介质层用 AlOx、SiO2 或非晶 Si。沉积方式主要有磁控溅射、电子束蒸发和原子层沉积（ALD）。以 Nb 为例，典型溅射条件为：本底真空优于 5×10-8 Torr，工作气压 3～5 mTorr，功率密度 2～5 W/cm²，衬底温度 20～400 ℃，沉积速率约 0.5～1 nm/s，膜厚 100～200 nm。膜越致密、晶粒越均匀，两能级系统（TLS）损耗越低，T1 越高。
需要特别关注的是界面。Si/SiO2 界面、金属/衬底界面以及表面氧化层都是 TLS 的主要来源。因此沉积前通常要做原位清洗（如 Ar 离子轰击或 HF 气相处理），沉积后尽量避免暴露空气。若采用 Al 作为结电极，往往在同一个真空腔内完成底电极、氧化和顶电极，避免形成额外的界面氧化层。
二、光刻与电子束曝光：从微米到纳米
量子比特的电容岛、谐振腔和布线尺寸在微米量级，可用接触式或步进式光刻完成；而约瑟夫森结的结区通常在 100～300 nm，必须用电子束曝光（EBL）。典型流程是：涂胶（PMMA 或 ZEP）、前烘、曝光、显影、定影，然后蒸发金属并剥离（lift-off）。
EBL 的关键参数包括加速电压（通常 20～100 kV）、束流（几十 pA 到几 nA）、剂量（几百 μC/cm²）和显影时间。剂量过高会导致结区扩大，剂量过低则显影不净。为了控制结面积，常采用双层胶（如 MMA/PMMA）形成 undercut，便于剥离并减少“耳朵”缺陷。光刻与 EBL 之间需要套刻对准，套刻误差一般要求小于 50 nm，否则结与电容岛的连接会出现寄生电感或断线。
三、结氧化：决定 EJ 的核心步骤
约瑟夫森结的 AlOx 势垒通常通过热氧化形成：在底电极 Al 蒸发完成后，向腔内通入 O2，保持一定分压和氧化时间，再蒸发顶电极。势垒厚度 d 与氧化条件的关系近似为 d ∝ ln(P·t)，而临界电流密度 Jc 随 d 指数衰减：Jc ∝ e-d/λ。因此 EJ = IcΦ0/2π 对氧化条件极为敏感。
一个典型教学示例：目标 EJ/EC ≈ 50，结面积 200 nm × 200 nm，若测得 Jc ≈ 1 μA/μm²，则 Ic ≈ 40 nA，EJ ≈ 0.13 K（以频率计约 2.7 GHz）。若氧化时间增加 10%，Jc 可能下降 20%～30%，EJ 随之下降，比特频率偏移。因此氧化腔通常要求分压控制精度优于 ±2%，并在同一批次中放置监控结（monitor junction）用于事后标定。
四、空气桥与倒装焊：后段互连与串扰抑制
当比特数量增加，平面布线会引入寄生耦合和交叉串扰。空气桥（air bridge）用光刻胶牺牲层 + 金属跨桥的方式，把控制线和读取线从衬底上方“架空”跨过，降低对衬底的介电耦合。典型空气桥高度 2～3 μm，桥宽 2～5 μm，跨距 10～50 μm。制作时先涂厚胶并图形化，再溅射或蒸发金属，最后用临界点干燥或干法释放，避免桥体塌陷。
倒装焊（flip-chip）则把量子芯片与另一片载板或互连芯片通过铟（In）凸点键合。凸点直径通常 5～20 μm，间距 20～50 μm，键合温度约 100～180 ℃，压力几十 MPa。倒装焊的优势是：布线可以走到第二层，减少平面交叉；同时可把控制/读取电路与量子芯片分离，降低热负载和噪声。但键合对准精度要求高（通常 < 2 μm），且铟凸点可能引入额外的损耗和热应力。
五、工艺闭环与判断依据
制备完成后，通常先做电学抽测：在室温下测量结电阻 RN，由 Ambegaokar-Baratoff 关系估算 IcRN；再在稀释制冷机中测量 T1、T2* 和比特频率。若 T1 明显低于同批次中位数，应优先排查界面氧化和空气桥释放残留；若比特频率整体偏移，则回溯氧化分压和 EBL 剂量。工艺参数、监控结数据和低温测量结果应形成批次记录，用于下一轮流片的条件修正。
总体来看，薄膜沉积决定损耗基底，光刻与 EBL 决定图形精度，结氧化决定 EJ 与频率，空气桥和倒装焊决定规模化互连能力。四者环环相扣，任何一步的偏差都会在低温测量中被放大。理解这条工艺链，是后续讨论比特一致性、良率和系统集成的基础。