1. 泄漏错误检测与抑制工程导论
在嵌入式系统、工业控制、汽车电子、航空航天以及密码学设备中，系统运行时产生的物理泄漏（如功耗、电磁辐射、执行时间、缓存访问模式）往往携带了与内部秘密相关的信息。攻击者不需要破坏算法逻辑，仅通过观测这些侧信道信号，就可能恢复密钥、推断程序状态或绕过安全策略。这类由物理或微架构行为导致的非预期信息泄露，统称为泄漏错误。泄漏错误检测与抑制工程，正是研究如何发现、量化、抑制并验证这类信息泄露的交叉工程学科。
课程定位与知识边界
本课程面向已经具备数字电路、计算机体系结构和基础密码学知识的工程师与研究人员。它不重复讲解AES或RSA的数学原理，而是聚焦于“实现层面”的安全问题：同一算法在不同实现下，泄漏特征可能截然不同。课程的核心问题是：如何用工程手段把泄漏控制在可接受范围内，并给出可验证的证据。
课程覆盖三条主线：检测（Detection）、抑制（Suppression）与验证（Verification）。检测回答“有没有泄漏、泄漏多少”；抑制回答“如何改设计、改代码、改布局来降低泄漏”；验证回答“改完之后是否真的有效、是否引入新问题”。三者构成闭环，缺一不可。
泄漏错误的定义与分类
从工程视角看，泄漏错误可定义为：系统在运行过程中，因物理实现或微架构行为，使内部敏感状态与外部可观测信号之间产生了统计相关性，且该相关性足以支持攻击者推断敏感信息。这一定义强调三个要素：敏感状态、可观测信号、统计相关性。
按泄漏载体分类，常见类型包括：
- 功耗泄漏：CMOS电路翻转时电流变化与数据相关，典型如AES S盒查表时的汉明重量差异。
- 电磁泄漏：芯片表面或线缆辐射的电磁场携带近场信息，空间分辨率高于功耗。
- 时间泄漏：分支、缓存命中、除法指令周期数差异导致执行时间与秘密相关。
- 缓存与微架构泄漏：如Flush+Reload、Prime+Probe，利用共享缓存访问模式推断秘密。
- 故障泄漏：电压、时钟毛刺诱发错误输出，结合错误密文反推密钥。
按泄漏强度分类，可分为一阶泄漏（直接依赖单个中间值）与高阶泄漏（依赖多个中间值的联合分布）。高阶泄漏更难检测，因为其信噪比通常更低，需要更多迹线才能暴露。
检测与抑制的工程目标
工程目标不是“绝对零泄漏”，而是在给定攻击者能力模型下，把泄漏降低到攻击成本高于收益的水平。具体可分解为四个可度量指标：
- 泄漏检测灵敏度：在N条迹线下，能否以可接受的误报率发现泄漏。常用TVLA（Test Vector Leakage Assessment）的t检验，|t|>4.5作为告警阈值。
- 抑制效果量化：用CPA/DPA所需的最小迹线数（MTD）衡量，抑制后MTD应显著上升。
- 性能与面积开销：抑制措施通常带来时序、功耗、面积代价，需在安全与成本间折中。
- 可验证性：抑制方案必须能通过独立测试复现，不能依赖“设计者声称安全”。
典型应用场景
泄漏错误检测与抑制在多个领域有直接需求。智能卡与安全芯片需要抵抗功耗与电磁分析，通常采用掩码（Masking）与隐藏（Hiding）技术；汽车ECU中的密钥存储与安全启动需要防范缓存侧信道；云服务器中的密码库需要常量时间实现以抵抗时间攻击；物联网终端受限于功耗与面积，需要轻量级抑制方案。不同场景的攻击者能力模型不同，抑制策略的侧重点也不同。
整体技术路线
本课程后续章节将围绕“建模—检测—抑制—验证”展开。下图给出整体技术路线的信号链与数据流关系：从敏感中间值出发，经过物理实现产生可观测泄漏，检测环节采集迹线并做统计检验，抑制环节在算法、电路、布局三个层次介入，最终通过验证环节确认残余泄漏是否可接受。
需要强调的是，检测与抑制不是一次性动作。实际项目中，往往先通过TVLA发现一阶泄漏，施加掩码后残余二阶泄漏可能仍然存在，需要更高阶检测方法或增加噪声。抑制措施本身也可能引入新的泄漏路径，例如掩码刷新逻辑的时序差异。因此，验证环节必须独立于设计者主观判断，采用可复现的测试向量与统计方法。
本课程后续将逐层展开：先建立泄漏的统计模型与攻击者能力模型，再分别深入功耗、电磁、时间、缓存四类泄漏的检测方法，随后讲解掩码、隐藏、常量时间、缓存隔离等抑制技术，最后给出验证流程与工程案例。学习完本课程，读者应能独立完成一次“检测—定位—抑制—验证”的完整工程迭代，并对残余风险做出量化判断。