1. 课程导入与工程视角建立
在量子计算从实验室走向工程化的过程中，多量子比特纠缠电路是最能体现“工程约束”的一类对象。它并不是简单地把若干单比特门和两比特门串起来，而是要在真实硬件上，让多个量子比特在有限相干时间内形成、保持并读出所需的纠缠态。本课程讨论的对象，可以定义为：以多量子比特纠缠态为目标，由初始化、单比特门、两比特纠缠门、读出与可能的动态校正组成的、可在特定硬件平台上编译执行的量子电路。它既是一段量子程序，也是一份硬件调度与误差预算的载体。
理解这个定义，需要抓住三个关键词。第一是“多量子比特”，意味着电路必须处理比特间的耦合、串扰、频率碰撞和拓扑约束；第二是“纠缠”，意味着目标不是任意叠加态，而是具有非局域关联的态，例如 GHZ 态、簇态或图态；第三是“电路”，意味着它最终要落到具体门序列、时序和脉冲/微波参数上。工程视角下，我们关心的不是“理论上能不能写出这个态”，而是“在给定硬件上，以多大概率、多长时间、多少资源把它做出来”。
核心工程指标：从保真度到纠缠预算
评价一个多量子比特纠缠电路，通常不能只看单一数字。最常用的指标包括：态保真度（与理想目标态的接近程度）、纠缠保真度（在纠缠度量下的保真度）、电路深度（关键路径上的门层数）、执行时间（含门时间与读出时间）、成功概率（含后选择或校正成功的情形）以及资源开销（辅助比特、测量次数、经典通信轮数）。这些指标之间存在明显的张力：提高保真度往往需要更多门或更长校正，增加深度又会引入更多退相干。
一个实用的做法是建立“纠缠预算”概念。假设某平台单比特门错误率约 1×10⁻³，两比特门错误率约 1×10⁻²，读出错误率约 2×10⁻²，那么一个包含 4 个两比特门、8 个单比特门、4 次读出的 4 比特 GHZ 电路，其粗略保真度上限约为 (1−0.01)⁴ × (1−0.001)⁸ × (1−0.02)⁴ ≈ 0.86。这个估算只是示例性数量级，用于说明：两比特门通常是主导误差源，电路设计必须优先压缩两比特门数量和深度。实际工程中还要考虑串扰、泄漏到非计算态、T₁/T₂ 限制等。
典型硬件平台与纠缠实现方式
不同硬件平台实现多比特纠缠的物理机制不同，工程约束也差异很大。超导量子比特通常通过可调耦合器或交叉共振实现两比特门，门时间约 20–200 ns，连通性受芯片拓扑限制，适合快速循环但相干时间较短；离子阱通过激光或微波驱动的 Mølmer–Sørensen 门实现全连通纠缠，门时间约 10–100 μs，保真度高但速度慢；中性原子通过里德堡阻塞实现多体纠缠，天然适合制备大尺度图态；光量子平台则常用线性光学与测量反馈，成功概率性较强。工程上选择平台，本质是在连通性、门速度、保真度、可扩展性和读出方式之间做权衡。
设计流程总览：从目标态到可执行电路
工程上，多量子比特纠缠电路的设计通常遵循“抽象→逻辑→拓扑→物理→执行→评估”的链路。第一步是明确目标态，例如 4 比特 GHZ 态 (|0000⟩+|1111⟩)/√2，或线性簇态。第二步是逻辑综合，把目标态写成门序列，例如 GHZ 可用 H 门加三个 CNOT 链实现。第三步是拓扑映射：若硬件只允许近邻耦合，而 CNOT 的控制位与目标位不相邻，就需要插入 SWAP 或使用桥接门，这会显著增加深度。第四步是编译到脉冲层，确定每个门的驱动频率、相位、时长和串扰规避策略。第五步是执行与读出，常用量子态层析、宇称测量或稳定子测量来验证纠缠。第六步是评估指标并迭代，若保真度不达标，需要回到映射或脉冲层优化。
以 4 比特 GHZ 为例，一个常见的逻辑电路是：对 q0 施加 H 门，然后依次执行 CNOT(q0,q1)、CNOT(q1,q2)、CNOT(q2,q3)。若硬件拓扑是线性链 0–1–2–3，则无需额外 SWAP，深度为 4 层；若拓扑是环形或星形，则可能需要路由。这个例子说明：同一逻辑电路在不同拓扑上的物理代价可能相差数倍，因此拓扑感知的综合与映射是工程中的关键环节。