3、传导发射（CE）抑制：LISN原理、滤波拓扑选择、共模扼流圈设计

好，咱们进入第三个实战话题——传导发射（CE）抑制。说实话，CE是BMS产品做EMC认证时最容易翻车的地方之一。我见过不少项目，辐射发射都过了，结果卡在传导发射上，最后不得不改板子，那叫一个痛苦。

传导发射，说白了就是电池管理系统通过电源线、通信线往外“漏”的噪声。频率范围一般是150kHz到30MHz。你想想看，BMS里那么多开关管在工作，DC-DC在跳，AFE在采样，这些高频分量不处理好，就会顺着线缆跑出去。

3.1 LISN原理——它到底在测什么？

很多工程师第一次看到LISN（Line Impedance Stabilization Network，线路阻抗稳定网络）时，会觉得它就是个“滤波器”。其实不是。它的核心作用是——给被测设备提供一个稳定的、已知的阻抗。

为什么要这么做？因为不同电网的阻抗不一样。你在实验室测CE，如果电网阻抗变了，结果就变了，那测试就没法重复。LISN在150kHz到30MHz频段内，把阻抗稳定在50Ω（并联50μH电感）。这样，你测出来的结果才是可复现的。

我个人习惯把LISN理解成一个“阻抗标准化器”。它内部结构其实不复杂：

• 50μH电感：隔离电网噪声，同时提供低频通路
• 1μF电容：耦合高频噪声到接收机
• 50Ω电阻：匹配接收机输入阻抗

嗯，这里要注意：LISN的50μH电感和1μF电容会形成一个谐振点，大概在22kHz左右。这个频率以下，LISN的阻抗会变得很低，所以CE测试一般从150kHz开始，就是为了避开这个谐振区。

3.2 滤波拓扑选择——单级还是多级？

滤波拓扑的选择，说白了就是“你要干掉哪个频段的噪声”。BMS的传导发射，我总结下来主要有两个频段比较头疼：

• 150kHz - 1MHz：主要是DC-DC的开关频率及其谐波
• 1MHz - 30MHz：主要是MOSFET开关边沿的振铃和辐射耦合

针对这两个频段，我常用的滤波拓扑有三种：

拓扑类型	适用场景	典型衰减	我踩过的坑
单级LC（L型）	低频噪声不严重，成本敏感	20-30dB	谐振点没算好，反而放大噪声
两级LC（π型）	BMS主电源，噪声较大	40-60dB	电感饱和导致滤波失效
共模+差模组合	通信线、CAN、RS485	30-50dB	共模扼流圈漏感不够

我个人习惯在BMS的主电源入口用π型滤波。为什么？因为BMS的电流变化范围大，从待机时的几毫安到工作时的几十安，单级LC很容易在轻载时出现谐振峰值。我曾经在一个项目中，单级LC滤波在200kHz处有个谐振峰，结果CE测试刚好在那个频点超标，折腾了两周才找到原因。

3.3 共模扼流圈设计——核心中的核心

共模扼流圈（Common Mode Choke，CMC）是CE抑制的“大杀器”。它对付共模噪声特别有效，而BMS里大量的共模噪声来自：

• DC-DC变换器的开关节点对地寄生电容
• 变压器绕组间的分布电容
• 长线缆的天线效应

共模扼流圈的工作原理很简单：两个绕组绕在同一个磁芯上，方向相反。差模电流产生的磁通相互抵消，所以对差模信号几乎没有电感；共模电流产生的磁通相互叠加，所以呈现高阻抗。

但设计时有几个关键参数，我一个个说：

3.3.1 磁芯材料选择

BMS的CE频段主要在150kHz到30MHz，这个频段最适合用锰锌铁氧体。它的初始磁导率一般在2000-10000之间，在几百kHz到几MHz范围内损耗小，阻抗高。

我曾经试过用镍锌铁氧体，结果发现它在低频段（<1MHz）的阻抗太低，根本压不住DC-DC的开关谐波。后来换回锰锌，问题就解决了。

3.3.2 匝数计算

共模扼流圈的电感量不是越大越好。太大了，寄生电容会变大，高频性能反而下降。我一般按这个经验公式来估算：

L_cm = (V_noise) / (2 * π * f * I_cm)

其中：
V_noise = 目标衰减电压（比如想衰减40dB，就是100倍）
f = 最低目标频率（比如150kHz）
I_cm = 共模电流（一般取差模电流的1%-5%）

举个例子：BMS主电源电流10A，目标在150kHz处衰减40dB，那么：

I_cm ≈ 10A * 2% = 0.2A
V_noise = 100倍（40dB）
L_cm = 100 / (2 * π * 150e3 * 0.2) ≈ 530μH

嗯，这个值只是一个起点。实际调试时，我会在PCB上预留多个磁芯位置，方便换不同感量的CMC。

3.3.3 漏感——被忽视的关键

共模扼流圈还有一个“副产品”——漏感。由于两个绕组不可能完全耦合，总会有一部分磁通只穿过一个绕组，这就形成了漏感。漏感对差模噪声有抑制作用，所以有时候你发现共模扼流圈也能抑制差模噪声，就是这个原因。

但漏感不能太大。太大了，磁芯容易饱和。我一般控制漏感在共模电感的0.5%-2%之间。如果发现差模噪声超标，我会单独加一个差模电感，而不是靠CMC的漏感来硬扛。

3.4 实战设计流程

好了，理论说完了，我分享一下我在BMS项目中实际走的设计流程：

1. 先测后改：拿到裸板（不加任何滤波），先跑一次CE预扫描，找到超标频点
2. 判断噪声类型：用电流探头测一下，看是差模还是共模。差模噪声在正负极上方向相反，共模方向相同
3. 选择拓扑：差模为主→加X电容和差模电感；共模为主→加Y电容和共模扼流圈
4. 计算初始值：按上面的公式估算L和C的值
5. 调试优化：在PCB上预留多个电容焊盘和磁芯位置，边测边换
6. 验证裕量：最终方案至少留6dB的裕量，防止量产时批次差异导致超标

你想想看，如果一上来就照着参考设计抄，大概率会翻车。因为每个BMS的布局、走线、负载都不一样，噪声特性千差万别。只有通过实测+迭代，才能找到最优解。