3. 输出电容选型：ESR/ESL 特性、MLCC 与电解电容对比、并联策略与布局影响
输出电容，说白了就是电源纹波的最后一道防线。很多工程师觉得电容嘛，随便选个容值够大的就行。我早年也这么干过，结果板子调出来纹波超标，折腾了好几天才发现是电容的 ESR 在作怪。
这一节，咱们就把输出电容的选型逻辑彻底捋清楚。你想想看，电容在电源里到底扮演什么角色？它要吸收电感传递过来的脉动电流，同时维持输出电压的稳定。如果电容选不对，前面 PSM 调得再好也是白搭。
核心结论：输出电容的纹波抑制能力，由容值、ESR、ESL 三个参数共同决定。其中 ESR 决定电压纹波的幅值，ESL 决定高频噪声的尖峰，容值决定低频纹波的平滑程度。
3.1 电容的 ESR 与 ESL 特性
ESR，等效串联电阻。它不是一个真实的电阻，而是电容内部所有损耗的等效。ESL，等效串联电感，主要来自电容的引线、内部电极和封装。
为什么这两个参数重要？因为实际的电容不是理想模型。理想电容的阻抗随频率升高而降低，但加上 ESR 和 ESL 后，阻抗曲线会变成一个 V 形——低频段容抗主导，高频段感抗主导，中间最低点就是电容的自谐振频率。
// 电容阻抗公式（实际模型）
Z = sqrt( ESR² + (2πfL - 1/(2πfC))² )
// 自谐振频率
f_res = 1 / (2π * sqrt(L * C))我遇到过一位同事，用 100μF 的电解电容做输出滤波，结果纹波还是 50mV。他百思不得其解。我让他测了一下电容的阻抗曲线，发现 100kHz 时 ESR 已经接近 0.5Ω。换上一颗 22μF 的 MLCC，ESR 只有 3mΩ，纹波直接降到 8mV。这就是 ESR 的威力。
经验法则：对于 Buck 变换器，输出纹波主要由 ESR 决定。纹波电压 ≈ ΔI_L × ESR。所以想降纹波，先看 ESR 够不够低。
3.2 MLCC 与电解电容的对比
市面上常见的输出电容就两大类：MLCC（多层陶瓷电容）和电解电容（铝电解、钽电容、聚合物电容）。它们各有各的脾气。
| 参数 | MLCC | 铝电解 | 钽电容 | 聚合物电容 |
|---|---|---|---|---|
| ESR (典型值) | 1~10 mΩ | 50~500 mΩ | 100~1000 mΩ | 10~50 mΩ |
| ESL (典型值) | < 1 nH | 5~20 nH | 2~10 nH | 2~10 nH |
| 容值范围 | 1pF ~ 100μF | 1μF ~ 10000μF | 0.1μF ~ 1000μF | 10μF ~ 1000μF |
| 耐压 | 6.3V ~ 100V | 6.3V ~ 450V | 2.5V ~ 50V | 2.5V ~ 25V |
| 温度特性 | X7R/X5R 稳定 | 随温度变化大 | 较稳定 | 较稳定 |
| 寿命 | 极长 | 有限（电解液干涸） | 中等 | 较长 |
| 成本 | 低（小容值）/ 高（大容值） | 低 | 中 | 中高 |
从表里能看出来，MLCC 在 ESR 和 ESL 上全面碾压电解电容。但 MLCC 有个致命弱点——容值随直流偏压下降。你选一颗 10μF 的 MLCC，加上 5V 偏压后实际可能只剩 3μF。我吃过这个亏，第一次做 12V 转 3.3V 的电源，纹波怎么都压不下去，最后发现是 MLCC 的 DC Bias 效应在作怪。
注意：MLCC 的容值随电压升高而下降，X5R 和 X7R 在额定电压下可能损失 50%~70% 的容值。选型时一定要看 datasheet 中的 DC Bias 曲线，留足余量。
电解电容的优势在于大容值和低成本。铝电解能做到几千微法，价格还很便宜。但它的 ESR 高，寿命短，而且低温下 ESR 会飙升。钽电容的 ESR 比铝电解好一些，但耐压低，而且有起火风险——我见过一次钽电容短路起火的惨案，从那以后我对钽电容就格外小心。
聚合物电容算是折中方案。ESR 比铝电解低一个数量级，容值也能做到几百微法，寿命也比铝电解长。但价格偏高，耐压也受限。
3.3 电容并联策略
单一电容很难同时满足低 ESR、低 ESL 和大容值的要求。所以实际设计中，我们通常采用并联策略。
并联的核心逻辑是：用大容值电解电容兜底低频，用小容值 MLCC 抑制高频。
具体怎么配？我一般遵循以下原则：
- 主滤波电容：1~2 颗大容值电解或聚合物电容，负责提供足够的电荷储备，平滑低频纹波。
- 高频去耦电容：3~5 颗 MLCC，容值在 0.1μF ~ 10μF 之间，紧贴电源引脚放置，负责吸收高频开关噪声。
- 反谐振问题：不同容值的电容并联时，会在某个频率点形成反谐振峰，导致阻抗突然升高。我一般会错开容值，比如用 10μF + 1μF + 0.1μF，而不是 10μF + 10μF + 10μF。
// 并联电容总阻抗
Z_total = 1 / (1/Z1 + 1/Z2 + ... + 1/Zn)
// 反谐振频率估算（两颗不同容值电容）
f_anti = 1 / (2π * sqrt(L_parasitic * (C1*C2)/(C1+C2)))举个例子，我做过一个 5V/3A 的 Buck 设计，输出电容用了 1 颗 100μF/6.3V 的聚合物电容 + 3 颗 10μF/10V 的 MLCC + 1 颗 0.1μF 的 MLCC。聚合物电容负责低频，10μF 的 MLCC 负责中频，0.1μF 的 MLCC 负责高频。实测纹波不到 5mV，效果很好。
我的习惯：并联 MLCC 时，尽量选择不同封装尺寸。比如 0805 的 10μF 搭配 0603 的 1μF，它们的 ESL 不同，自谐振频率错开，能覆盖更宽的频段。
3.4 电容布局对纹波的影响
布局，是很多工程师容易忽略的环节。你选再好的电容，如果布局不合理，纹波照样压不下去。
为什么？因为 PCB 走线本身有寄生电感和电阻。电容离电源引脚越远，走线越长，寄生参数越大，高频去耦效果就越差。
我总结了几条布局铁律：
- MLCC 必须紧贴 IC 的 VIN 和 GND 引脚。距离不要超过 2mm。走线越短，ESL 越低。
- 电解电容可以稍远一些。它主要负责低频，对走线电感不敏感。
- 电容的 GND 过孔要就近打。最好每个电容旁边都打 2~3 个过孔，降低接地阻抗。
- 小容值电容更靠近 IC。比如 0.1μF 的 MLCC 要比 10μF 的 MLCC 更靠近引脚。
- 避免电容之间串联走线。所有电容应该并联到电源和地平面，而不是串成一串。
我曾经踩过的坑：有一次布局时为了走线方便，把 3 颗 MLCC 串在一条线上，结果高频纹波反而变大了。后来发现是走线电感把电容串联了，等效 ESL 比单颗电容还高。改成星型并联后，问题解决。
下面这张图展示了输出电容的选型与布局逻辑，帮你快速建立整体认知：
最后说一句，电容选型没有万能公式。每个项目都要根据实际需求来权衡。我个人习惯是先确定纹波目标，然后反推需要的 ESR 和容值，再结合成本和空间选型。布局时多花 10 分钟优化电容位置，比后期调纹波省心得多。